文件名称:
基于Verilog HDL描述的10M/100Mbps 以太网卡设计模块的测试方案
开发工具:
文件大小: 159kb
下载次数: 0
上传时间: 2021-02-03
详细说明： 【摘 要】利用Verilog语言的特点，搭建测试平台,能够灵活地验证设计模块。本文提出了一种有效进行功能验证的方法，从而保证芯片在功能上的有效性和正确性。 1引言 Verilog语言为数字系统设计人员提供了一种在广泛抽象层次上描述数字系统的方式，同时，为计算机辅助设计工具在工程设计中的应用提供了方法。该语言支持早期的行为结构设计概念，以及其后层次化结构设计的实现。在设计过程中，进行逻辑结构部分设计时可以将行为结构和层次化结构混合起来。为确认正确性可以将描述进行模拟，也提供一些用于自动设计的综合工具。Verilog语言为设计者进行大型复杂数字系统设计提供了途径。 在写出Verilo
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