文件名称:
用VerilogHDL设计3-DES IP核
开发工具:
文件大小: 23kb
下载次数: 0
上传时间: 2009-03-30
详细说明： 为了有效的改进3-DES算法的执行速度，采用了多级流水线技术，设计了一种高速的硬件结构，使得原来需要48个时钟周期才能完成的运算，现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中，大大缩短了SOC的设计周期。
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