文件名称:
用Verilog HDL编写的FIFO源代码
开发工具:
文件大小: 2kb
下载次数: 0
上传时间: 2010-03-23
详细说明： //Input ports All ports with a suffix "N" are low-asserted. //Clk¡ª Clock signal //RstN¡ª Reset signal //Data_In¡ª 32-bit data into the FIFO //FInN¡ª Write into FIFO signal //FClrN¡ª Clear signal to FIFO //FOutN¡ª Read from FIFO signal ///***************************************************************************************/ //Output ports //F_Data¡ª 32-bit output data from FIFO //F_FullN¡ª Signal indicating that FIFO is full //F_EmptyN¡ª Signal indicating that FIFO is empty //F_LastN¡ª Signal indicating that F IFO has space for one data value //F_SLastN¡ª Signal indicating that FIFO has space for two data values //F_FirstN¡ª Signal indicating that there is only one data value in FIFO ...展开收缩
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