文件名称:
EDA/PLD中的全局复位及局部复位设计
开发工具:
文件大小: 178kb
下载次数: 0
上传时间: 2020-11-17
详细说明：随着FPGA设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够适应FPGA设计的需求，更多的设计趋向于使用局部的复位。本节将会从FPGA内部复位“树”的结构来分析复位的结构。
我们的复位线将会是一个和时钟一样多扇出的网络，如此多的扇出，时钟信号是采用全局时钟网络的，那么复位如何处理？有人提出用全局时钟网络来传递复位信号，但是在FPGA设计中，这种方法还是有其弊端。一是无法解决复位结束可能造成的时序问题，因为全局网络的延时较大，并且不可以直接连到寄存器的复位端。仍然需要局部走线，这对于时序要求紧张的场合，较难满足时序；二是会占用全局时钟资源，多个复位信号会占用更多的全局时钟资源
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