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  1. (多图)高速数字电路设计：互连时序模型与布线长度分析

  2. 高速电路设计领域，关于布线有一种几乎是公理的认识，即“等长”走线，认为走线只要等长就一定满足时序需求，就不会存在时序问题。本文对常用高速器件的互连时序建立模型，并给出一般性的时序分析公式。

  3. 所属分类：其它

    • 发布日期：2020-08-01
    • 文件大小：70656
    • 提供者：weixin_38501206