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搜索资源列表

  1. 基于ALTERA数字钟的实现

  2. 本设计的数字钟,要求显示格式为小时—分钟—秒钟，分别在8个七段LED数码管上以动态分时扫描的方式显示。系统有两个时钟基准，CLK1为1HZ，用来作为计时基准时钟。CLK2为10KHZ，用来作为扫描基准时钟。

  3. 所属分类：硬件开发

    • 发布日期：2009-11-28
    • 文件大小：148480
    • 提供者：zgrwei

  1. [数字时钟]altera

  2. 用Verilog HDL写的时钟源程序，可以选择时分或者分秒！

  3. 所属分类：C/C++

    • 发布日期：2010-11-11
    • 文件大小：249856
    • 提供者：SeanNiu

  1. FPGA电子课件（共8章，很全面包括altera和xilinx，附带程序） 8

  2. FPGA电子课件（共8章，很全面包括altera和xilinx，附带程序） Xilinx AlteraFPGA最小系统板设计 多功能波形发生器的系统设计 8.2 FPGA对LED显示器的.ppt 8.3 FPGA对LCD显示器的.ppt 8.5 TLC5510接口电路及程序设计.ppt 8.19自动升降电梯控制器设计.ppt 8.16 采用测频原理的数字频率计.ppt 8.15数字基带信号传输码型发生器设计.ppt 8.11二进制相位键控（PSK）调制器与解调器设计.ppt 8.24 步进电机

  3. 所属分类：3G/移动开发

    • 发布日期：2011-07-05
    • 文件大小：2097152
    • 提供者：wxm002

  1. VHDL设计数字钟源代码

  2. 采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分：底层模块：小时控制模块（24进制）、分钟、秒控制模块（60进制）响铃控制模块、时间s

  3. 所属分类：硬件开发

    • 发布日期：2011-12-07
    • 文件大小：53248
    • 提供者：wagebbmm

  1. 基于EDA的数字频率计系统设计

  2. 基于EDA的数字频率计系统设计 摘 要：本课题设计了一种具有多种功能和多种测量精度的数字频率计系统，采用VHDL硬件描述语言编程，并用FPGA实现。本设计选择以FPGA集成芯片为核心器件，以触发器和计数器为核心，由信号输入、放大、整形、计数、数据处理和数据显示等功能模块组成。因此，本课题的研究结合了FPGA控制、七段数码管字符显示和波形的整形放大等相关知识。设计平台为Altera公司的Quartus II 8.0软件，采用Altera公司的Cyclone系列FPGA实现。 本文详细介绍了数字频

  3. 所属分类：嵌入式

    • 发布日期：2012-08-06
    • 文件大小：1048576
    • 提供者：liupingtoday

  1. 数字钟文件

  2. 在quertus上编译，下载到altera上，然后再用niosii打开test.clf文件，运行数字钟，就可以达到显示器左边为各种时间显示，右边图片轮转的效果

  3. 所属分类：嵌入式

    • 发布日期：2013-06-13
    • 文件大小：489472
    • 提供者：u011053737

  1. VHDL数字钟设计源码

  2. 采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分： COUNT计数器模块（十二进制CDU12、十进制CDU10、六进制CDU6），七段

  3. 所属分类：Web开发

    • 发布日期：2008-09-19
    • 文件大小：7168
    • 提供者：yuwenlaoshi

  1. 基于VHDL的数字时钟设计

  2. 数电课设，用VHDL做的数字时钟，开发板芯片型号为Altera 的 EP4CE6F17C8，时钟具有整点报时，数码管显示，设定时间，转换计时机制，复位的功能，有详细注释，编译器版本为Quartus II 18.0

  3. 所属分类：硬件开发

    • 发布日期：2018-10-06
    • 文件大小：3145728
    • 提供者：wulipython

  1. 基于Verilog的数字时钟

  2. 本文以Altera公司9.0版本的Quartus Ⅱ软件编译硬件描述语言Verilog代码，采用自顶而下的设计方法对代码进行综合、适配、功能仿真，最后下载入Cyclone EP2C5T144的FPGA核心板，实现了数字时钟的设计要求。

  3. 所属分类：讲义

    • 发布日期：2018-12-26
    • 文件大小：2097152
    • 提供者：qq_37200962

  1. 基于FPGA的数字电子琴.rar

  2. 本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统实现是用Altera公司的EP4CE6E22C8芯片为核心器件，通过运用硬件描述语言Verilog HDL按照模块化方式进行设计，然后在Quartus II平台上进行编程、综合和下载。欢迎访问我的博客www.ghackerm.me来支持我！

  3. 所属分类：硬件开发

    • 发布日期：2019-06-24
    • 文件大小：528384
    • 提供者：weixin_40928259

  1. 高速数字PCB设计系列.zip

  2. 资料包括，如何区分高速和低速，高速PCB的过孔设计，高速电路板布板指南-Altera，系统设计中时钟、时序相关问题等资料，提高硬件工程师设计能力

  3. 所属分类：硬件开发

    • 发布日期：2020-04-04
    • 文件大小：1024
    • 提供者：weixin_46787498

  1. LCD显示计算器注释版代码.zip

  2. LCD显示计算器注释版完整代码。使用原开发板为Altera DE2-115,使用verilog语言编写。另外还包含LCD数字时钟功能。

  3. 所属分类：硬件开发

    • 发布日期：2020-07-24
    • 文件大小：82944
    • 提供者：bfxyl

  1. 一种快速位同步时钟提取方案及实现

  2. 本文比较了两种常用位同步提取电路的优缺点,在此基础上提出了一种基于CPLD/FPGA、用于数字通信系统的新型快速位同步方案。此方案借助Altera的设计工具设计了位同步提取电路,并利用FPGA予以实现,同时给出了该电路的仿真试验波形图。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：92160
    • 提供者：weixin_38729336

  1. 针对FPGA优化的高分辨率时间数字转换阵列电路

  2. 介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相，通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题，完成时间数字转换的功能。在Altera公司的FPGA上验证表明，本时间数字转换阵列可达1.73 ns的时间分辨率。转换阵列具有占用资源少，可重用性高，可以作为IP核方便地移植到其他设计中。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：238592
    • 提供者：weixin_38667849

  1. 单片机与DSP中的数字信号处理FPGA的功耗

  2. FPGA的功耗可以说是一个关键的设计约束条件，特别是对于移动应用。因此在本例中推荐使用3.3V或更低电压级别的元器件。为了估算Altera元器件EPF10K70RC240 - 4的功耗，必须考虑3个方面的囚素，也就是： 　　（1）维持功耗：Istandby≈0.5mA 　　（2）I/O功耗II/O 　　（3）有效功耗Iactive 　　前两项是与设计无关的，而且CMOS技术中产生的维持功耗非常少。有效电流主要与时钟频率和使用的LE数目有关。Altera提供了如下估算实际功耗的经验公式：

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：47104
    • 提供者：weixin_38626192

  1. EDA/PLD中的基于FPGA的高精度时间数字转换电路设计

  2. 摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP核方便地移植到其他片上系统（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上实现时，时间分辨率昀高可达 3.3ns。时序仿真和硬件测试表明该方法的可行性和准确性。 　　1．引言 　　时间数字转换电路 TDC (Time to Digital Convert

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：173056
    • 提供者：weixin_38666823

  1. EDA/PLD中的一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：171008
    • 提供者：weixin_38722164

  1. EDA/PLD中的一种新型数字温度测量电路的设计及实现

  2. 用传统的水银或酒精温度计来测量温度,不仅测量时间长、读数不方便、而且功能单一,已经不能满足人们在数字化时代的要求。本文提出了一种新型的数字式温度测量电路的设计方案,该方案集成了温度测量电路和实时日历时钟电路。 　　温度测量电路的测温范围在-20℃～50℃之间,分辨率为1℃,测温时间小于1秒。电路中采用凌特公司的电阻可编程振荡器LT1799来实现电阻值到频率的转换,然后根据预先存储在ROM中的参数值进行比较映射得到待测温度值。实时日历时钟电路能显示年、月、日、星期、时、分、秒七种时钟信号,用户可以

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：103424
    • 提供者：weixin_38691319

  1. 一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在C

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：214016
    • 提供者：weixin_38660359

  1. 基于FPGA的高时间数字转换电路设计

  2. 摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP核方便地移植到其他片上系统（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上实现时，时间分辨率昀高可达 3.3ns。时序仿真和硬件测试表明该方法的可行性和准确性。 　　1．引言 　　时间数字转换电路 TDC (Time to Digital Convert

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：205824
    • 提供者：weixin_38633576
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