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搜索资源列表

  1. 1位全加器vhdl的全方式描述

  2. vhdl 一位全加器 行为描述 数据流描述 结构描述

  3. 所属分类：专业指导

    • 发布日期：2009-10-28
    • 文件大小：1024
    • 提供者：wxz87

  1. EDA一位全加器的设计步骤

  2. 一位全加器的设计步骤　有详细的图解　欢迎下载分享

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：1048576
    • 提供者：dinglina777

  1. 一位全加器的构成过程

  2. 一位全加器，本人处女作，呵呵，重载交流，按老师教的，先做个半加器，再组合成全加器，调试，分析时间延迟，如果谁有更好的，一定告诉我哦

  3. 所属分类：专业指导

    • 发布日期：2010-05-19
    • 文件大小：48128
    • 提供者：qushengqing

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. 数电实验——一位全加器源代码（VHDL）

  2. 数电实验——一位全加器源代码（VHDL）

  3. 所属分类：专业指导

    • 发布日期：2011-01-06
    • 文件大小：374
    • 提供者：sd501

  1. 用一位全加器设计一个四位的加法器

  2. 它是基于EDA MAX+plus 集成环境下，全加器的设计用一位全加器来设计四位全加器

  3. 所属分类：数据库

    • 发布日期：2011-03-22
    • 文件大小：6144
    • 提供者：fzqy4700

  1. VHDL实现一位全加器，并串行实现四位全加器

  2. 用VHDL语言编写的一位全加器，并实现四位全加器，串行连接

  3. 所属分类：其它

    • 发布日期：2011-07-09
    • 文件大小：218112
    • 提供者：xinjian823

  1. 用原理图输入法设计四位全加器实验

  2. 一位全加器 用原理图输入法设计四位全加器实验 一位全加器 用原理图输入法设计四位全加器实验 一位全加器 用原理图输入法设计四位全加器实验

  3. 所属分类：电信

    • 发布日期：2011-10-21
    • 文件大小：694272
    • 提供者：a379906516

  1. 使用一位全加器做四位全加器

  2. 使用VHDL编写一位全加器，再使用一位全加器做成四位全加器的代码

  3. 所属分类：专业指导

    • 发布日期：2011-11-22
    • 文件大小：953
    • 提供者：langwaipo88

  1. 用一位全加器设计一个四位的加法器

  2. 用一位全加器设计一个四位的加法器 用一位全加器设计一个四位的加法器

  3. 所属分类：其它

    • 发布日期：2011-11-27
    • 文件大小：859136
    • 提供者：xhh7775808

  1. 数字逻辑实验一位全加器

  2. 实验名称：一位全加器（综合验证性） 一、目的与要求 1、熟悉组合逻辑电路，通过用门电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念，组合逻辑电路的结构。 2、通过用门电路构成一位全加器组合逻辑电路。能够正确构成的一位全加器组合逻辑电路。

  3. 所属分类：专业指导

    • 发布日期：2011-12-23
    • 文件大小：164864
    • 提供者：lonlyboy123

  1. 一位全加全减器,数字电路实验,华中科技大学

  2. 一位全加全减器,数字电路实验,华中科技大学

  3. 所属分类：专业指导

    • 发布日期：2014-03-08
    • 文件大小：178176
    • 提供者：wangchenmin_

  1. 16位全加器

  2. 16位全加器的设计思路，先设计一位在设计四位，进而设计16位

  3. 所属分类：硬件开发

    • 发布日期：2014-12-27
    • 文件大小：412672
    • 提供者：thetime1993

  1. 0.35微米工艺cmos一位全加器ledit版图

  2. 一位全加器版图 ledit 0.35微米工艺cmos集成电路 课程设计

  3. 所属分类：专业指导

    • 发布日期：2009-01-02
    • 文件大小：10240
    • 提供者：dluttengfei

  1. add 一位全加器程序

  2. 使用VHDL语言编写的一位全加器程序，希望对大家有帮助

  3. 所属分类：专业指导

    • 发布日期：2009-04-25
    • 文件大小：13312
    • 提供者：dahuaidan111

  1. 一位全加器.circ

  2. logisim的设计文件，基于此可进行一位全加器实验

  3. 所属分类：EMC

    • 发布日期：2020-05-09
    • 文件大小：197632
    • 提供者：mrzssss

  1. Verilog设计3-8译码器、8位全加器、四分之一分频器.zip

  2. 集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。

  3. 所属分类：C/C++

    • 发布日期：2020-06-16
    • 文件大小：4096
    • 提供者：llory

  1. 四位全加器74ls83引脚图及功能表

  2. 本文主要讲了四位全加器74ls83引脚图及功能表，下面一起来学习一下

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：377856
    • 提供者：weixin_38603259

  1. 基于Verilog语言，使用数据流级完成4位全加器设计。

  2. 基于Verilog语言，使用数据流级完成4位全加器设计。数据流设计是一种常见的设计方式，这个是设计8位全加器的基础。这个希望有用。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：142
    • 提供者：yixiaoyaobd

  1. 迭代法只利用一个一位全加器完成四位二进制加法

  2. 迭代法只利用一个一位全加器完成四位二进制加法

  3. 所属分类：其它

    • 发布日期：2020-12-24
    • 文件大小：698368
    • 提供者：weixin_48666078
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