介绍了一种针对音频解嵌中的音频帧输出而采用的特定异步FIFO的设计。重点阐述了针对这一特定情况需要考虑到的FIFO深度及读写指针复位控制以及利用读写地址格雷码对FIFO的空、满标志信号的产生电路进行逻辑设计，用Verilog HDL硬件描述语言对电路进行RTL级设计，并使用Modelsim进行功能仿真，最后通过FPGA进行验证。

在视音频嵌入解嵌系统中，嵌入音频、音频解嵌与音频转换成音频帧标准格式输出都是工作在不同的时钟频率下的。多时钟带来的问题就是如何设计异步时钟之间的接口电路。 　　异步FIFO存储器是一种在数据交互系统中得到广泛应用的先进先出逻辑器件，具有容纳异步信号的频率(或相位差异)的特点。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。因此，异步FIFO被广泛应用于实时数据传输、网络接口、图像处理等方面。 　　虽然目前也出现了一些通用的异步FIFO内核，但在一些具体环境下其工作效率并不