FPGA能够减少电子系统的开发风险和开发成本，缩短上市时间，降低维护 升级成本，广泛地应用在电子系统中。随着集成电路向着片上系统 ( S o c)的发 展，需要设计出FPGA I P核用于Soc芯片的设计。 本论文的工作围绕FPGA I P核的设计进行，在F PGA结构设计优化和F PGA I P接口方案设计两方面进行了研究。设计改进了适用于数据通路的FPGA新结 构一 — FDP。设计改进了可编程逻辑单元 ( LC) ;对可编程连线作为 “2层2类” 的层次结构进行组织，进行了改进并
为了确保芯片在制作完成后的正确性，有关电路测试的这个问题越来越受重视。而且其测试的难度及成本也越来越高，于是如何有效地检验电路的正确性，并大幅度地降低测试成本，成为我们现在研究的热点。通常我们在设计芯片的同时，可以根据芯片本身的特征，额外地把可测性电路设计（Design For TESTability）在芯片里。谈到可测性的电路设计，内建自测试（BIST）和基于扫描Scan—Based）的电路设计是常被提及的。
