10GBASE-KR变速箱的功能是实现156.25 MHz下66 bit数据与644.53 MHz下16 bit数据之间的通信。该文在深入研究万兆以太网物理编码子层（Physical Coding Sublayer ,PCS）的功能以及变速箱原理的基础上，提出一种新的变速箱实现方法，将其分成读写数据转换和异步FIFO(First In First out)两个模块，完成发送通道和接收通道的设计。该方法有效减少了存储器的数目，使存储器数目由原来的528个减少到82个。本设计使用Verilog硬件描