基于低压差分信号比较器的结构，研究了影响比较器输出抖动的各种因素，并指出：根据差分信号的输入摆幅来优化电路有助于降低电路的输出抖动。基于０．１３μｍ　ＣＭＯＳ工艺，优化设计了一种低抖动的低压差分信号比较器电路。仿真结果显示，该低压差分信号比较器电路能够转换传输速率高达４Ｇｂ／ｓ的信号，在输入信号差分摆幅确定的条件下，其额外引入的峰峰值抖动为２ｐｓ。

基于低压差分信号比较器的结构，研究了影响比较器输出抖动的各种因素，并指出：根据差分信号的输入摆幅来优化电路有助于降低电路的输出抖动。基于０．１３μｍ　ＣＭＯＳ工艺，优化设计了一种低抖动的低压差分信号比较器电路。仿真结果显示，该低压差分信号比较器电路能够转换传输速率高达４Ｇｂ／ｓ的信号，在输入信号差分摆幅确定的条件下，其额外引入的峰峰值抖动为２ｐｓ。