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  1. 一种新的基于FPGA的加密技术

  2. 介绍和讨论基于FPGA的硬件技术实现分组加密算法时所采用的4种结构 及其性能.同时对5种AES侯选算法的软件实现和FPGA实现的结果和性能进行比较分 析.

  3. 所属分类：硬件开发

    • 发布日期：2010-01-07
    • 文件大小：44032
    • 提供者：shinco3006

  1. AES算法加解密的C语言代码 可以参考一下

  2. 　　AES的基本要求是，采用对称分组密码体制，密钥长度的最少支持为128、192、256，分组长度128位，算法应易于各种硬件和软件实现。1998年NIST开始AES第一轮分析、测试和征集，共产生了15个候选算法。1999年3月完成了第二轮AES2的分析、测试。2000年10月2日美国政府正式宣布选中比利时密码学家Joan Daemen 和 Vincent Rijmen 提出的一种密码算法RIJNDAEL 作为 AES.

  3. 所属分类：网络安全

    • 发布日期：2012-12-25
    • 文件大小：28672
    • 提供者：mer_zeng

  1. AES算法加解密的源代码，真正可支持超长字符串加密

  2. 目前上传到aes代码，基本一段代码，其实都只能16个char编码，给到demo能正确解出，长了就失败，花了我不少时间才发现这个问题。本人简单修复了下，使用循环分段编码，再循环分段解码，前后文能一致。 AES的基本要求是，采用对称分组密码体制，密钥长度的最少支持为128、192、256，分组长度128位，算法应易于各种硬件和软件实现。1998年NIST开始AES第一轮分析、测试和征集，共产生了15个候选算法。1999年3月完成了第二轮AES2的分析、测试。2000年10月2日美国政府正式宣布选中

  3. 所属分类：网络安全

    • 发布日期：2013-09-23
    • 文件大小：28672
    • 提供者：zx0208

  1. 国家通信工程师（互联网）培训讲义

  2. 第一章 数据通信基础 1.解释数据传输速率所使用的3种不同的定义的主要内容 码元速率:每秒传输的码元数,又称波特率单位为DB,如码元持续时间为T(S),则码元速率为NBD=1/t(s) 数据传信速率:每秒传输二进制码的速率,又称比特率,单位为比特/秒(bit/s) 数据传送速率:单位时间内在数据传输系统中的相应设备之间实际传送的比特,字符或码组平均数,单位为比特/秒,字符/秒或码组/秒 2.常用的信号复用方法有哪些 按时间区分信号的复用方法为时分复用TDM,按空间分为空分复用SDM,按频率或波

  3. 所属分类：软考等考

    • 发布日期：2015-07-09
    • 文件大小：907264
    • 提供者：njupt1314

  1. TrueCrypt的国内延伸版本CnCrypt1.0

  2. CnCrypt，是一款磁盘加密软件，同时支持Windows2000-Win 10之间的所有操作系统。CnCrypt不需要生成任何文件即可在硬盘上建立虚拟磁盘，用户可以按照盘符进行访问，所有虚拟磁盘上的文件都被自动加密，需要通过密码来进行访问。CnCrypt提供多种加密算法，包括：AES-256, Blowfish (448-bit key), CAST5, Serpent, Triple DES, and Twofish，其他特性还有支持FAT32和NTFS分区、隐藏卷标、热键启动等。 主要特

  3. 所属分类：系统安全

    • 发布日期：2015-11-18
    • 文件大小：1048576
    • 提供者：cncrypt

  1. 一种AES密码算法的设计和实现

  2. 随着社会信息产业的发展，目前信息安全越来越受到重视。信息安全主要是由安全协议和密码算法两方面组成，其中密码算法是信息安全的基础和核心技术。目前密码算法的实现逐渐由软件向硬件实现过渡，硬件实现的密码产品越来越多。 AES（Advanced Encryption Standard）高级加密标准作为新一代美国数据加密标准，实际上已经成为国际标准，并且AES算法是免费公开的。AES算法具有优秀的加/解密性能，简单的实现形式，已经越来越被信息安全界所采用。由于硬件实现AES算法具有更高的加密处理速度，更可

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：248832
    • 提供者：weixin_38692969

  1. 面向CBC模式的AES高速芯片设计与实现

  2. 为以硬件方式高速实现AES密码算法，缩短整个芯片的关键路径，基于一种改进AES密码算法，在算法级对电路实现进行优化，将AES密码算法中字节代替变换与列混合变换进行合并，以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时，支持分组密码工作中的ECB，CBC模式，提高了分组密码不同级别的安全性。在0.13 μm CMOS工艺下，用Verilog硬件描述语言进行综合，仿真结果表明最高时钟频率可以达到781 MHz，在密钥长度分别为1

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：398336
    • 提供者：weixin_38687968

  1. 一种AES密码算法的硬件实现

  2. 介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点，在常规轮变换中提出一种加／解密列混合变换集成化的硬件结构设计，通过选择使用同一个模块，可以实现加密和解密中的线性变换，既整合了部分加／解密硬件结构，又节约了大量的硬件资源。仿真与综合结果表明，加／解密运算模块面积不超过25000个等效门，有效地减小了硬件实现面积，同时该设计方案也满足实际应用性能的需求。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：280576
    • 提供者：weixin_38630463