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搜索资源列表

  1. VHDL 源程序集详细讲解 100例

  2. VHDL 源程序集 100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19例 循环边界常数化测试 第20例 保护保留字 第21

  3. 所属分类：其它

    • 发布日期：2009-05-03
    • 文件大小：233032
    • 提供者：tanhaijun2007

  1. VHDL语言写的三分频器

  2. VHDL语言写的三分频器，具有普遍性，通过修改计数器可得到任意奇数倍的分频器

  3. 所属分类：其它

    • 发布日期：2010-07-19
    • 文件大小：2048
    • 提供者：my__dream

  1. verilog实现占空比50%的3分频

  2. verilog实现占空比50%的3分频 通过上升沿和下降沿分别触发模3 的counter 再通过组合逻辑实现占空比1:1

  3. 所属分类：硬件开发

    • 发布日期：2013-09-03
    • 文件大小：664
    • 提供者：why_900109

  1. 任意奇数分频 verilog

  2. 对于N倍的奇数分频，首先是在系统时钟的上升沿得到占空比为(N+1)/(2*N)的分频时钟clk_div_1，然后在系统时钟的下降沿得到占空比为(N+1)/(2*N) 的clk_div_2，最后将两个分频之后的时钟相与便会得到想要的奇数分频。如上图所示为进行三分频时的功能仿真波形图。光标之间便为分频之后的解释。想要得到任意倍数奇数分频的话只需改变上述的两个计数寄存器的阈值即可。

  3. 所属分类：硬件开发

    • 发布日期：2013-09-26
    • 文件大小：49152
    • 提供者：dongzainanfang

  1. 倍频程计算

  2. 自己编写的三分之一倍频声压级的计算，可供学习使用

  3. 所属分类：数据库

    • 发布日期：2013-12-28
    • 文件大小：1024
    • 提供者：tzx1234567890

  1. 阿尔泰 USB2815数据采集卡硬件说明书.pdf

  2. 阿尔泰 USB2815数据采集卡硬件说明书pdf,USB数据采集卡USB2815如何接信号线，如何使用的详细介绍硬件说明书。USB2815数据采集卡硬件使用说明书 版本;6.1.12 、AD内触发功能… 15 、AD外触发功能 第二节、AD内时钟与外时钟功能的使用方法 15 、AD内时钟功能… 15 AD外时钟功能. 16 第三节、AD连续与分组采集功能的使用方法 16 、AD连续采集功能 AD分组采集功能 第八章定时汁计数器8254的使用方法 19 第一节、六种工作方式概述 19 第二节、对木

  3. 所属分类：其它

    • 发布日期：2019-10-13
    • 文件大小：648192
    • 提供者：weixin_38743737

  1. 利用Verilog实现奇数倍分频

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：57344
    • 提供者：weixin_38732519

  1. 基于DDS跳频信号源的设计与实现

  2. 跳频通信具有较强的抗干扰、抗多径衰落、抗截获等能力，已广泛应用于军事、交通、商业等各个领域。频率合成器是跳频系统的心脏，直接影响到跳频信号的稳定性和产生频率的准确度。目前频率合成主要有三种方法：直接模拟合成法、锁相环合成法和直接数字合成法(DDS)。直接模拟合成法利用倍频(乘法)、分频(除法)、混频(加法与减法)及滤波，从单一或几个参考频率中产生多个所需的频率。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：124928
    • 提供者：weixin_38722721

  1. 电源技术中的简单组合时序电路设计

  2. 要求： 完成占空比（高电平占一个时钟周期的比例）为0.25的8分频电路模块的Verilog设计，并且设计一个仿真测试用的Verilog程序，从时序上验证分频电路模块的正确性。 　　整数分频器的设计原理 　　1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。 　　1

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：91136
    • 提供者：weixin_38636655

  1. RFID技术中的一种射频收发器的优化方案

  2. 引言 　　传统收发器设计中，50 Ω单端接口广泛用于射频和中频电路。当电路进行互连时，应全部具有匹配的50 Ω输出和输入阻抗。然而在现代收发器设计中，差分接口常用在中频电路中以获得更好的性能，但实际设计过程中，工程师需要处理几个常见问题，包括阻抗匹配、共模电压匹配以及复杂的增益计算。了解发射机和接收机中的差分电路对优化增益匹配和系统性能很有帮助。 　　1  差分接口优势 　　差分接口有三大主要优势。首先，差分接口可抑制外部干扰和接地噪声。其次，它可以抑制偶次阶输出失真。这对于零中频（ZIF

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：500736
    • 提供者：weixin_38502929

  1. 模拟技术中的多通道电子分频放大器的制作

  2. 自从数字技术进入音频领域，音源和输入系统的音质得到了很大的改善，前置放大器变成几乎只是音源选择开关和音量电位器的简单东西。但与此相反，输出系统却与模拟时代时一样变化不大，其原因因主要是扬声器的 原理并无大变。由于声频范围宽至九至十个倍频程，要使扬声器的振动系统在如此宽的频率范围内，完全线性地按照电信号振动十分困难，再要求具有线性的声辐射 特性.几乎是不可能的。 　　一个解决的途径是把声频范围分成数段.再用数只扬声器分段放音，这即是多扬声器系统，常见的是二单元和三单元系统。但是分割频带需 要分频

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：223232
    • 提供者：weixin_38644688

  1. 基础电子中的教你如何选择分频点

  2. 1 考虑中低单元指向性实用边界频率f=345/d（d=单元振膜有效直径）。通常8”单元的边界频率为2k，6.5”单元的边界频率为2.7k，5”单元为3.4k，4”单元为4.3k。也就是说使用上述单元，其分频点不能大于各单元所对应的实用边界频率。 　　2 从高音单元谐振频率考虑，分频点应大于三倍的谐振频率。也就是说从高音单元的角度出发，通常分频点应大于2.5k。 　　3 考虑中低音单元高端响应Fh，通常分频点不应大于1/2 Fh。 实际上，二分频音箱上述条件很难得到同时满足。这时设计者应在这三

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：35840
    • 提供者：weixin_38514620

  1. RFID技术中的TI可编程时钟乘法器抖动性能改善3倍

  2. 德州仪器宣布推出一款时钟乘法器，集成三个片上锁相环(PLL)组件，据称可将现有解决方案的周期抖动降低多达70%。该器件的6个输出中每个输出都可以在电路内或在操作期间针对300MHz以上的任何时钟频率进行编程。TI称，其高灵活性能简化设计过程，节省系统成本，帮助设计人员满足高性能通信应用新标准的要求，如无线基站、电信或数据通信设备。 　　这三款CDCE706 PLL基于TI的射频(RF) Silicon Germanium工艺开发，可以接受晶振、LVCMOS或差分输入，并可利用单个时钟源产生6

  3. 所属分类：其它

    • 发布日期：2020-12-02
    • 文件大小：49152
    • 提供者：weixin_38547887

  1. 元器件应用中的TI可编程时钟乘法器抖动性能改善3倍..

  2. 德州仪器宣布推出一款时钟乘法器，集成三个片上锁相环(PLL)组件，据称可将现有解决方案的周期抖动降低多达70%。该器件的6个输出中每个输出都可以在电路内或在操作期间针对300MHz以上的任何时钟频率进行编程。TI称，其高灵活性能简化设计过程，节省系统成本，帮助设计人员满足高性能通信应用新标准的要求，如无线基站、电信或数据通信设备。     这三款CDCE706 PLL基于TI的射频(RF) Silicon Germanium工艺开发，可以接受晶振、LVCMOS或差分输入，并可利用单个时钟源产生6

  3. 所属分类：其它

    • 发布日期：2020-12-02
    • 文件大小：52224
    • 提供者：weixin_38640794

  1. 三倍频Nd∶YAG激光抽运氧气中的受激拉曼和布里渊散射

  2. 报道了三倍频脉冲Nd∶YAG激光(355 nm)在两种不同带宽模式下抽运氧气中受激拉曼散射(SRS)和受激布里渊散射(SBS)的实验研究。在宽带(约1 cm-1)抽运模式下,只测到了前向受激拉曼散射,而没有观察到后向散射,其一级和二级斯托克斯最大能量转换效率可达22%和8%。在窄带(约0.003 cm-1)模式下,前向、后向受激拉曼散射和受激布里渊散射都测量到了,但大部分抽运能量都转换到受激布里渊散射,其转换效率可达67%。测量了两种带宽模式下各散射组分在它们最佳转换时的波形;窄带情况下后向受激

  3. 所属分类：其它

    • 发布日期：2021-02-26
    • 文件大小：1048576
    • 提供者：weixin_38592643

  1. 分形超晶格非线性光子晶体中的准相位匹配和切伦科夫辐射谐频

  2. 采用外加高压脉冲电场的方法制备了二维谢尔宾斯基分形超晶格结构铌酸锂(LiNbO3)非线性光子晶体，对晶体中的准相位匹配和切伦科夫辐射谐频等光学特性进行了实验和理论研究。理论推导出了晶体中的准相位匹配倍频与不同阶次的倒易矢量间的对应关系，与实验结果吻合。对于同一个倒易矢量，可以实现两种波长的准相位匹配倍频。同时，实现了近红外波段的共线和非共线三倍频输出。理论计算出不同波长下的切伦科夫辐射倍频和三倍频的辐射角，与实验测量结果相吻合。在特定波长下，切伦科夫辐射谐频光环的辐射角存在最小值。同一个波长下，

  3. 所属分类：其它

    • 发布日期：2021-02-13
    • 文件大小：1048576
    • 提供者：weixin_38724535

  1. 偏振分配角θ

  2. 使用四阶龙格-库塔算法数值求解Ⅱ类-Ⅱ类偏振失配方案的三倍频稳态耦合波方程组。针对“神光Ⅱ”激光驱动器的三倍频系统，在二倍频匹配角θd和三倍频匹配角θt均处于最佳匹配情况下，以1°为单位改变偏振分配角θp的偏离量，得到对应的三倍频波形特性的变化。研究表明，偏振分配角θp处于最佳理论匹配位时，对应的三倍频波形半峰全宽最窄，且波形上升沿抬起也最快; θp从最佳匹配位增加比从最佳匹配位减小对应的半峰全宽变宽更快，对应的上升沿抬起更慢。根据所得理论结果，在实验中调节偏振分配角θp,达到了改变三倍频输出波

  3. 所属分类：其它

    • 发布日期：2021-02-11
    • 文件大小：409600
    • 提供者：weixin_38745434

  1. 可调谐多倍布里渊频移间隔多波长光纤激光器

  2. 实验研究了波长间隔为双倍和三倍布里渊频移的多波长布里渊掺铒光纤激光器, 通过改变布里渊抽运波长实现了多波长激光器的调谐。实验得到了波长间隔为双倍布里渊频移即 0.17 nm的8个布里渊多波长激光产生, 输出波长可以在 110 nm(1528~1638 nm)范围内调谐；还得到了波长间距为三倍布里渊频移即0.26 nm的5个布里渊多波长激光产生, 输出波长可以在60 nm范围(1535~1595 nm)内调谐。另外, 实验还发现布里渊抽运激光波长在激光器自激发振荡波长范围内时, 产生的布里渊波长数

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：8388608
    • 提供者：weixin_38722588

  1. 多通道电子分频放大器的制作

  2. 自从数字技术进入音频领域，音源和输入系统的音质得到了很大的改善，前置放大器变成几乎只是音源选择开关和音量电位器的简单东西。但与此相反，输出系统却与模拟时代时一样变化不大，其原因因主要是扬声器的 原理并无大变。由于声频范围宽至九至十个倍频程，要使扬声器的振动系统在如此宽的频率范围内，完全线性地按照电信号振动十分困难，再要求具有线性的声辐射 特性.几乎是不可能的。 　　一个解决的途径是把声频范围分成数段.再用数只扬声器分段放音，这即是多扬声器系统，常见的是二单元和三单元系统。但是分割频带需 要分频

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：318464
    • 提供者：weixin_38748263

  1. 简单组合时序电路设计

  2. 要求： 完成占空比（高电平占一个时钟周期的比例）为0.25的8分频电路模块的Verilog设计，并且设计一个仿真测试用的Verilog程序，从时序上验证分频电路模块的正确性。 　　整数分频器的设计原理 　　1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。 　　1

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：82944
    • 提供者：weixin_38737980
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