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搜索资源列表

  1. 《SOPC系统设计入门教程》

  2. 《SOPC系统设计入门教程》主要讲述： SOPC的概念 1．2 SOPC系统设计流程 1．2．1 SOPC Builder的设计流程 1．2．2 SOPC Builder的设计阶段 1．2．3 SOPC系统开发流程 1．3 SOPC系统开发环境 1．4 本书中的系统配置 第二章 SOPC系统构架 2． 1 系统模块框图 2． 2 Nios CPU 2．2．1 指令总线主端口 2．2．2 数据总线主端口 2．2．3 缓冲存储器 2．2．4 移位单元 2．2．5 乘法支持 2．2．6 中断支持 2

  3. 所属分类：iOS

    • 发布日期：2009-04-30
    • 文件大小：6291456
    • 提供者：zawe333

  1. 74系列芯片资料 74564 TTL 八位三态反相输出D触发器

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-05-02
    • 文件大小：122880
    • 提供者：codychang

  1. 单片机C8051F34x中文详细资料（270页）

  2. C8051F34X全速 USB FLASH微控制器 中文资料 ● 高速、流水线结构的 8051 兼容的微控制器内核（可达 48MIPS） ● 全速、非侵入式的在系统调试接口（片内） ● 通用串行总线（USB）功能控制器，有 8 个灵活的端点管道，集成收发器和 1K FIFO RAM ● 电源稳压器 ● 真正 10 位 200 ksps 的单端/差分 ADC，带模拟多路器 ● 片内电压基准和和温度传感器 ● 片内电压比较器（两个） ● 精确校准的 12MHz 内部振荡器和 4 倍 时钟乘法器 ●

  3. 所属分类：C

    • 发布日期：2009-05-17
    • 文件大小：2097152
    • 提供者：stave

  1. SOPC系统设计入门教程

  2. 前言 目录 第一章 概述 1．1 SOPC的概念 1．2 SOPC系统设计流程 1．2．1 SOPC Builder的设计流程 1．2．2 SOPC Builder的设计阶段 1．2．3 SOPC系统开发流程 1．3 SOPC系统开发环境 1．4 本书中的系统配置 第二章 SOPC系统构架 2． 1 系统模块框图 2． 2 Nios CPU 2．2．1 指令总线主端口 2．2．2 数据总线主端口 2．2．3 缓冲存储器 2．2．4 移位单元 2．2．5 乘法支持 2．2．6 中断支持 2．2．

  3. 所属分类：iOS

    • 发布日期：2009-05-31
    • 文件大小：5242880
    • 提供者：chxinrui

  1. 串并FIR滤波器设计

  2. 并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。

  3. 所属分类：专业指导

    • 发布日期：2009-07-21
    • 文件大小：12288
    • 提供者：yeyanbin

  1. 74系列IC带管脚图

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-07-26
    • 文件大小：703488
    • 提供者：yan131423yong

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. 数字电路课程设计四位串行乘法器

  2. 实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：231424
    • 提供者：sejin0908

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. 阵列乘法器——组成原理课程设计

  2. 乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。然而串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。阵列乘法器采用类似于人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：1048576
    • 提供者：longxingxueyuan

  1. 孟庆海《VHDL基础及经典实例开发》源程序

  2. VHDL基础及经典实例开发源程序——12个大型实例的源程序 Chapter3：schematic和vhdl文件夹，分别是数字钟设计的原理图文件和VHDL程序； Chapter4：multiplier文件夹，串并乘法器设计程序（提示：先编译程序包）； Chapter5：sci文件夹，串行通信接口设计程序； Chapter6：watchdog文件夹，看门狗设计程序； Chapter7：taxi文件夹，出租车计价器设计程序； Chapter8：elevator文件夹，高层电梯控制器设计程序； Cha

  3. 所属分类：硬件开发

    • 发布日期：2011-04-07
    • 文件大小：139264
    • 提供者：guomcu

  1. 基于FPGA的串行乘法器

  2. 一种基于FPGA的串行乘法器的设计，他比并行乘法器运算速度慢，但是占用的资源少得多。

  3. 所属分类：硬件开发

    • 发布日期：2011-12-22
    • 文件大小：19456
    • 提供者：xiaolin100fen

  1. VHDL实例开发源程序

  2. VHDL开发实例源程序，很详尽的。包括：串并乘法器设计程序，串行通信接口设计程序；出租车计价器，高层电梯控制器，I2C控制器、异步FIFO设计程序；数字频率合成、虚拟逻辑分析仪设计等共12种大型实例程序源代码。

  3. 所属分类：其它

    • 发布日期：2012-02-17
    • 文件大小：139264
    • 提供者：shenqidianzi

  1. serial_multiplex

  2. 绝对好东西，一个VHDL写的任意宽度通用串行乘法器，以最少的资源实现乘法器功能。-Definitely a good thing, a VHDL to write arbitrary width universal serial multiplier, the least amount of resources to achieve multiplier function.

  3. 所属分类：硬件开发

    • 发布日期：2012-12-06
    • 文件大小：2048
    • 提供者：galvotech

  1. 乘法器设计

  2. 乘法算是基本运算之一，广泛应用在数字信号处理中，滤波器中乘法运算必不可少，实现乘法器的方法很多，各有各的优缺点，常见的有移位相加法，加法树法，查表法，混合法…… 在我们用语言设计电路时，初学时在实现乘法运算时通常很简单的用*号操作，但是这种方法谈不上设计乘法器，其最终的硬件实现要根据综合器综合的结果，好的综合器可以综合出想要的结果，但是实际上这种粗放的设计通常得到的都是劣等的乘法运算，无法满足对乘法速率的要求，在滤波电路中要求数据串行进入接着进行大量的乘法运算，当所设计的乘法器其的速度小于数据

  3. 所属分类：硬件开发

    • 发布日期：2015-08-20
    • 文件大小：462848
    • 提供者：u010705648

  1. 串行乘法器verilog HDL设计代码

  2. 移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-15
    • 文件大小：2048
    • 提供者：reborn_lee

  1. 基于FPGA Verilog串行乘法器DSP设计

  2. 基于FPGA Verilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少

  3. 所属分类：机器学习

    • 发布日期：2020-04-20
    • 文件大小：1024
    • 提供者：jiyishizhe

  1. 基于FPGA Verilog的并行乘法器设计

  2. Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

  3. 所属分类：机器学习

    • 发布日期：2020-04-20
    • 文件大小：2048
    • 提供者：jiyishizhe

  1. 8位串行乘法器.zip

  2. 8位串行乘法器是数字电路乘法器设计的基础，具体实现有很多种，以上内容是对这个串行乘法器具体的verilog语言实现，让你快速上手乘法器设计原理。

  3. 所属分类：电信

    • 发布日期：2020-06-09
    • 文件大小：88064
    • 提供者：m0_45200855

  1. 八位二进制乘法器.zip

  2. 用移位相加的方法设计一个8位二进制串行乘法器。基于EP4CE1022C8芯片，于Quartus Ⅱ 13.1中实现。包含仿真文件，上板子验证成功。此为西电EDA课设大作业，实验报告见博客，仅供参考。

  3. 所属分类：嵌入式

    • 发布日期：2020-11-02
    • 文件大小：12582912
    • 提供者：weixin_43872532
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