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  1. 计算机组成原理课程设计阵列除法器的设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：制造

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. 计算机组成原理——Verilog语言实现的32位并行加法器

  2. 用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：53248
    • 提供者：amyamyamy1989

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. 元件例化方式串行四位加法器

  2. 哈哈，VHDL实现四位串行加法器，自己模拟吧.经测试很好用。恩，还不够20个字么

  3. 所属分类：专业指导

    • 发布日期：2010-12-10
    • 文件大小：2048
    • 提供者：lxyl_1124

  1. 阵列除法器的设计——组成原理课程设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器

  3. 所属分类：制造

    • 发布日期：2011-01-03
    • 文件大小：572416
    • 提供者：longxingxueyuan

  1. 8位串行加法器的实现代码

  2. 实验报告上的实验题，思考了好久，终于想出来了。 和大家一起分享。

  3. 所属分类：专业指导

    • 发布日期：2011-03-25
    • 文件大小：2048
    • 提供者：lyzsyr

  1. 4除4加减交替法阵列除法器的设计实验报告

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：专业指导

    • 发布日期：2011-10-18
    • 文件大小：699392
    • 提供者：kellycndn

  1. vhdl 加法器设计

  2. 串行 四位 加法器，实现vhdl 语言的设计

  3. 所属分类：硬件开发

    • 发布日期：2012-03-06
    • 文件大小：142336
    • 提供者：binshao199023

  1. 加法器VHDL

  2. 数字路基电路设计实验VHDL 实现的串行加法器 并行加法器

  3. 所属分类：专业指导

    • 发布日期：2012-10-11
    • 文件大小：38912
    • 提供者：lucst

  1. 8位串行加法器

  2. 用一个一位二进制全加器设计一个8位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2012-10-23
    • 文件大小：65536
    • 提供者：lidaoshi

  1. 串行加法器

  2. 串行加法器，串行实现，上飞机哦i额外金融购入工二进宫而

  3. 所属分类：C

    • 发布日期：2012-11-09
    • 文件大小：212992
    • 提供者：ab123456783131

  1. 用SSI设计的二进制四位串行加法器

  2. SSI设计的二进制四位串行加法器 这是我做的数字逻辑课程设计，希望能供大家学习指教！

  3. 所属分类：专业指导

    • 发布日期：2008-10-31
    • 文件大小：142336
    • 提供者：huawuque656367

  1. 进位直达并行三值光计算机加法器原理

  2. 液晶单元从不透光状态变成透光状态需要时间 50~100 µs ，本文中推证出:光通过液晶器件的时间约为 1.14×10−5µs ，利用这两个时间的巨大差异，提出了用液晶构成“进位直达”通道来克服进位串行延时的原理，在进位直达通道中各个进位链的进位直达过程自动并行。据此完善了用液晶构造三值光计算机加法器的理论，并设计了这个加法器的理论光路。同时给出了一个实现进位直达并行器件的方案。进位直达并行原理以物理方式解决了三值光计算机加法器的进位延时难题。也为其他种类的光计算机加法器研究提示了新思路。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-12
    • 文件大小：169984
    • 提供者：norxiao

  1. Verilog加法器实验.zip

  2. 压缩包里面包含三个代码，4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。

  3. 所属分类：嵌入式

    • 发布日期：2020-05-07
    • 文件大小：1024
    • 提供者：qq_40353662

  1. 高速数字串行加法器及其应用

  2. 与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：220160
    • 提供者：weixin_38613154

  1. 超前进位４位加法器74LS283的VHDL程序实现

  2. 由于串行多位加法器的高位相加时要等待低位的进位，所以速度受到进位信号的限制而变慢，人们又设计了一种多位数超前进位加法器逻辑电路，使每位求和结果直接接受加数和被加数而不必等待地位进位，而与低位的进位信号无关，这就大大的提高了运算速度。现在简单介绍超前进位的运算方法，以及VHDL可编程逻辑编程。

  3. 所属分类：其它

    • 发布日期：2020-08-09
    • 文件大小：167936
    • 提供者：weixin_38672840

  1. 单片机与DSP中的PIC单片机与16位串行D/A转换类型概述

  2. 1．电流型D/A 　　图1所示为电流衰减型D/A转换器原理图。图中T1、T2…TN和RE构成权电流发生器中的恒流源。各个管子的 RE是相等的，所以各位恒流源中的电流相等，我们把它记为IE。R-2R梯形为电流源的负载。电子开关K1，K2 …KN可以控制乃通向地端还是流进R-2R梯形电阻网络和加法器，在加法器的相加点可以流入加权电流的和。 图1 电流衰减型D/A转换器 　　如果只有电子开关Κ，将恒流源Y1和R-2R梯形电阻网络与加法器接通，其他电子开关均接向地，则通过加 法器相加点的电流正好是

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：98304
    • 提供者：weixin_38514501

  1. 单片机与DSP中的高速数字串行加法器及其应用

  2. 摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。     关键词：加法器 位并行 数字串行 FPGA 匹配滤波器 与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。 在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：221184
    • 提供者：weixin_38732454
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