基于乒乓数据存储机制的FPGA视频监控系统设计：为使FPGA视频监控系统的显示画面更流畅，数据存储采用兵乓机制设计。先将视频数据直接存储于SDRAM中， 采用两个异步FIFO 作为缓冲器，轮流接收SDRAM的数据，在将接收YUV422 格式数据通过数据转换得到RGB565 格式 数据并驱动显示。该方案的顶层模块在modelsim中仿真成功，满足时序要求。

在FPGA里面实现DAC8830的驱动程序，能够调节采样率，并且有SPI的发送和接受的时序代码，里面设置了发送缓冲buffer，通过乒乓实现的，数据连续。数据来源是DSP6678的SPI口发送给FPGA的。

FPGA乒乓buffer设计电路框图，仅自己的理解，后续将补全代码！！！读入电路由外部提供有效数据，此电脑是将一个不连续的数据，按照16位连续输出。其中输入信号：为时钟CLK，由外部输入的信号data_vld，data_in[7:0],输出为Rd_data[7:0]。（详细内容后面补充）