FPGA乒乓buffer设计电路框图，仅自己的理解，后续将补全代码！！！读入电路由外部提供有效数据，此电脑是将一个不连续的数据，按照16位连续输出。其中输入信号：为时钟CLK，由外部输入的信号data_vld，data_in[7:0],输出为Rd_data[7:0]。（详细内容后面补充）