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搜索资源列表

  1. 计算机组成实验报告--定点原码乘法器设计

  2. 定点原码乘法器设计 包括实验原理 实验理论基础 实验结果 实验分析各种内容

  3. 所属分类：专业指导

    • 发布日期：2009-05-15
    • 文件大小：262144
    • 提供者：richway

  1. 低成本实用模拟乘法器设计.pdf

  2. 低成本实用模拟乘法器设计.pdf低成本实用模拟乘法器设计.pdf

  3. 所属分类：专业指导

    • 发布日期：2010-05-30
    • 文件大小：271360
    • 提供者：nowind13

  1. 16x16乘法器设计及仿真程序

  2. 在不调用ISE乘法器ip核，需自行编辑乘法器，该乘法器根据组合逻辑思想编辑的。

  3. 所属分类：软件测试

    • 发布日期：2011-07-06
    • 文件大小：36864
    • 提供者：yubouestc

  1. VHDL实例8位加法器与乘法器设计

  2. VHDL实例8位加法器与乘法器设计

  3. 所属分类：硬件开发

    • 发布日期：2011-12-19
    • 文件大小：199680
    • 提供者：cooper1111

  1. 基于总体性能优化的矩阵乘法器设计与实现

  2. 基于总体性能优化的矩阵乘法器设计与实现，希望有帮助，，

  3. 所属分类：其它

    • 发布日期：2012-11-26
    • 文件大小：643072
    • 提供者：zhang0804140227

  1. 3位乘法器设计

  2. 设计一个3位二进制乘法器,运用dimoand2.0软件，用verilog编写源文件，在Lattice xp2系列的器件实现。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：4096
    • 提供者：gaochaoliang

  1. 4*4位阵列乘法器设计

  2. 4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b

  3. 所属分类：专业指导

    • 发布日期：2013-03-03
    • 文件大小：379904
    • 提供者：nctm1990

  1. 用max-plus2实现有符号5位整数乘法器设计与制作

  2. 用VHDL语言实现了有符号5位整数乘法器设计与制作，工具为maxplus2

  3. 所属分类：硬件开发

    • 发布日期：2013-05-12
    • 文件大小：964608
    • 提供者：xinyixiang

  1. 乘法器设计

  2. 16位乘法器设计，详细verilog代码

  3. 所属分类：其它

    • 发布日期：2013-12-06
    • 文件大小：2048
    • 提供者：u013059851

  1. 乘法器设计

  2. 32bit乘法器设计，使用booth编码和Wallance tree设计

  3. 所属分类：硬件开发

    • 发布日期：2014-09-18
    • 文件大小：2097152
    • 提供者：qq_18305307

  1. FPGA乘法器设计

  2. 基于FPGA的移位乘法器设计，包含可实现的代码及文档，可用Quartus进行仿真实验

  3. 所属分类：C/C++

    • 发布日期：2015-03-21
    • 文件大小：631808
    • 提供者：qq_23011799

  1. 有限域乘法器设计代码

  2. 有限域乘法器设计Verilog代码，简单明了，8进制乘法器。

  3. 所属分类：硬件开发

    • 发布日期：2015-03-30
    • 文件大小：2048
    • 提供者：domen_66

  1. 计算机组成原理课程设计-阵列乘法器设计与实现

  2. 计算机组成原理课程设计-阵列乘法器设计与实现 带报告与代码

  3. 所属分类：讲义

    • 发布日期：2017-07-19
    • 文件大小：1048576
    • 提供者：yangzhenpu

  1. 基于FPGA Verilog的并行乘法器设计

  2. Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

  3. 所属分类：机器学习

    • 发布日期：2020-04-20
    • 文件大小：2048
    • 提供者：jiyishizhe

  1. 原码一位乘法器设计.circ

  2. 原码一位乘法器设计 华中科技大学计算机组成原理 原码

  3. 所属分类：网络安全

    • 发布日期：2020-06-05
    • 文件大小：433152
    • 提供者：u011697913

  1. logisim补码一位乘法器设计.txt

  2. logisim补码一位乘法器设计.txt

  3. 所属分类：其它

    • 发布日期：2020-06-05
    • 文件大小：489472
    • 提供者：m0_47399957

  1. 第9关：原码一位乘法器设计.txt

  2. 第9关：原码一位乘法器设计.txt

  3. 所属分类：其它

    • 发布日期：2020-06-05
    • 文件大小：472064
    • 提供者：m0_47399957

  1. 高频课设发射机之乘法器设计

  2. 高频课设发射机之乘法器设计，可以调制载波和调制信号！

  3. 所属分类：专业指导

    • 发布日期：2011-09-03
    • 文件大小：103424
    • 提供者：a2536258964

  1. 一种用于PFC的模拟乘法器设计

  2. 为了实现变频控制,产生一个与输入信号同频同相的电压信号,使输入电流跟随输入电压,设计了一种基于BCD工艺的模拟乘法器,并阐述了该电路设计的工作原理和结构。该乘法器应用于电流控制的功率因素校正电路,具有0～3 V的输入信号范围,采用上华0.6μm BCD工艺设计,并用Cadence spectre仿真器进行仿真。仿真结果表明,输出波形是一个半正弦波,并且和输入同频同相,幅度达到1.2 V。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：64512
    • 提供者：weixin_38518958

  1. 基于异步NOC机制的Booth乘法器设计

  2. 基于异步NOC机制的Booth乘法器设计

  3. 所属分类：其它

    • 发布日期：2021-03-23
    • 文件大小：2097152
    • 提供者：weixin_38629130
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