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搜索资源列表

  1. 串并FIR滤波器设计

  2. 并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。

  3. 所属分类：专业指导

    • 发布日期：2009-07-21
    • 文件大小：12288
    • 提供者：yeyanbin

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. 嵌入式数字信号处理 实验5 实验报告.doc

  2. 1. DSP程序优化的方法有哪些？ (1) 开启IDE自带的优化选项； (2) 使用硬件循环LSETUP； (3) 使用双乘累加操作，充分利用两个乘累加器和数据总线宽度，如：R3.H=R0.H*R1.H, R3.L=R0.L*R1.L(LS)； (4) 使用并行指令，如：mnop||R0=[I0++]||R1=[I2++]；R3.H=R0.H*R1.H, R3.L=R0.L*R1.L(LS)||R2=[I2++]； (5) 将并行的数据放到两个数据段； (6) 精简循环，进一步提高指令并行化。

  3. 所属分类：硬件开发

    • 发布日期：2010-05-22
    • 文件大小：1048576
    • 提供者：wsedwsed

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 嵌入式系统试卷及答案

  2. 包括单选题，简答题，实验题。不是很难。 一．单项选择题（2 × 20）： 1 下面不属于Xscale微架构处理器的主要特征有：( ) A. 采用了7级超级流水线、动态跳转预测和转移目标缓冲器BTB技术（Branch Target Buffer）。 B. 支持多媒体处理技术、新增乘/累加器MAC、40位累加器、兼容ARM V5TE指令和特定DSP型协处理器CP0。 C. 采用了32KB的指令Cache。 D. 采用了64KB的数据Cache。

  3. 所属分类：硬件开发

    • 发布日期：2010-11-18
    • 文件大小：77824
    • 提供者：supperrabbit

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 基于DSP的IIR滤波器系统设计

  2. 目前数字滤波器的主要实现方法有： 1．在通用的微型计算机上用软件实现。软件可以是自己编写的，也可以使用现成的软件包，这种方法的缺点是速度太慢，不能用于实时系统，只能用于教学和算法的仿真研究。比如用MATLAB就几乎可以实现所有数字滤波器的仿真。而且在MATLAB下的部分仿真程序还可以通过转化为C语言，再通过DSP的C编译器直接在DSP硬件上运行。 2．用 DSP(Digital Signal Processing)处理器实现 DSP处理器是专为数字信号处理而设计的，如TI公司的TMS320C5

  3. 所属分类：其它

    • 发布日期：2011-12-07
    • 文件大小：238592
    • 提供者：chenyaqingq

  1. 高性能乘累加器的设计研究

  2. 高性能乘累加器的设计研究 Puking大学2005博士论文

  3. 所属分类：硬件开发

    • 发布日期：2011-12-16
    • 文件大小：3145728
    • 提供者：qhx19870506

  1. 基于FPGA的乘累加器

  2. 一种基于FPGA的乘累加器的设计，乘累加器是一种电子电路中经常用到的电路模块。

  3. 所属分类：硬件开发

    • 发布日期：2011-12-22
    • 文件大小：5120
    • 提供者：xiaolin100fen

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. 无符号乘法器累加器

  2. Verilog HDL中的一个8比特无符号乘法器累加器设计，它具有寄存I/O端口，支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计，自动推断出altmult_accum宏功能，提供最优结果。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-27
    • 文件大小：557
    • 提供者：huangminching

  1. 单片机与DSP中的基于多速率DA的根升余弦滤波器的FPGA实现

  2. 0 引 言 　　根升余弦成形滤波器是数字信号处理中的重要部件，它能对数字信号进行成形滤波，压缩旁瓣，减少干扰的影响，从而降低误码率。根据文献[1]，它的传统FP-GA实现方式基于乘累加器(Multiplier Add Cell，MAC)结构，设计方便，只需要乘法器、加法器和移位寄存器即可实现，但是在FPGA中实现硬件乘法器十分耗费资源。特别是当滤波器阶数很高时，资源耗费不可忽视。若采用乘法器复用的结构，运算速度较慢。分布式算法(Distribute Arithmetic，DA)是另一种应用在F

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：505856
    • 提供者：weixin_38517728

  1. 通信与网络中的高效FPGA乘法器在无线基站中的使用

  2. 基于WiMax及其派生标准的新兴宽带无线协议需要越来越高的吞吐量和数据速率。这些协议提出的快速芯片速率和数字射频处理可以在使用FPGA方案的硬件上得到最佳的实现。 　　FPGA非常适合作为高性能、高性价比的解决方案来实现这些物理层协议中的数字功能，因为它们包括以下丰富的资源： 　　1.DSP模块，可以用来实现各种FIR滤波和FFT/IFFT操作所要求的乘法器和加法器/累加器功能； 　　2. SERDES收发器，可以支持无线前端与基带数字板之间的CPRI和OBSAI接口； 　　3. 重要的

  3. 所属分类：其它

    • 发布日期：2020-11-18
    • 文件大小：72704
    • 提供者：weixin_38644141

  1. neuron_hardware：具有verilog的单个神经元实现。 该节点包含一个乘法器和累加器模块以及一个S型模块，并以64 * 64像素为输入。 到-源码

  2. neuron_hardware：具有verilog的单个神经元实现。 该节点包含一个乘法器和累加器模块以及一个S型模块，并以64 * 64像素为输入。 到

  3. 所属分类：其它

    • 发布日期：2021-02-16
    • 文件大小：4194304
    • 提供者：weixin_42135773
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