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搜索资源列表

  1. 四位二进制加法器和乘法器

  2. 组成原理 课程设计报告 四位二进制加法器 乘法器

  3. 所属分类：专业指导

    • 发布日期：2009-06-19
    • 文件大小：263168
    • 提供者：yykable

  1. 8位乘法器,用verilog语言编写

  2. 用verilog语言编写的8位乘法器，完成了8位二进制的整数乘法，供大家参考

  3. 所属分类：其它

    • 发布日期：2010-05-14
    • 文件大小：632832
    • 提供者：shuangman51

  1. 实现EDA的8位乘法器，该电路的输入接收2个2位二进制数

  2. 可以实现2位二进制数乘法器，该电路的输入接收2个2位二进制数

  3. 所属分类：专业指导

    • 发布日期：2010-06-20
    • 文件大小：425984
    • 提供者：qiuqiuxy

  1. 数字电路-四位二进制乘法器课程设计

  2. 数字电路-四位二进制乘法器课程设计报告完整版！！可以直接用的。

  3. 所属分类：专业指导

    • 发布日期：2011-01-04
    • 文件大小：287744
    • 提供者：sxflyaway

  1. 3位乘法器设计

  2. 设计一个3位二进制乘法器,运用dimoand2.0软件，用verilog编写源文件，在Lattice xp2系列的器件实现。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：4096
    • 提供者：gaochaoliang

  1. 非二进制编码的乘法器VHDL实现

  2. 非二进制编码的乘法器VHDL实现，csd编码，booth编码！程序长度适中，很有技巧，对乘法器的深入理解并编程

  3. 所属分类：其它

    • 发布日期：2013-06-24
    • 文件大小：33792
    • 提供者：dongxian123

  1. 数字电路乘法器设计

  2. 本实验利用两位二进制数乘法中乘数各位与被乘数相乘后移位相加的原理，拓展得到两个四位二进制数相乘原理。在max+plus2上进行原理图设计和软件仿真，软件通过后，下载到EPF10K10中，在GW48系列EDA/SOC实验开发系统完成硬件调试。

  3. 所属分类：其它

    • 发布日期：2013-10-20
    • 文件大小：406528
    • 提供者：u012515736

  1. VHDL语言实现8位二进制乘法电路

  2. 8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。

  3. 所属分类：其它

    • 发布日期：2013-12-18
    • 文件大小：77824
    • 提供者：u013205707

  1. Verilog 16位乘法器

  2. 通过移位相加的方法，实现两个16位二进制数据的相乘。经过测试，能够得到正确的结果。

  3. 所属分类：硬件开发

    • 发布日期：2014-03-30
    • 文件大小：2048
    • 提供者：mzy00001

  1. 4位乘法器的设计

  2. 4位二进制乘法器电路

  3. 所属分类：专业指导

    • 发布日期：2014-05-24
    • 文件大小：31744
    • 提供者：wh941114

  1. 用vhdl编写的四位乘法器

  2. 用vhdl编写的四位乘法器，完成两个4位二进制数相乘

  3. 所属分类：其它

    • 发布日期：2008-10-16
    • 文件大小：4096
    • 提供者：zhaoyufeng007

  1. verilog 4位乘法器

  2. Verilog 4位乘法器设计实现4位二进制数的乘法运算

  3. 所属分类：硬件开发

    • 发布日期：2014-10-26
    • 文件大小：655
    • 提供者：zxccxzzxccxzz

  1. 乘法器设计

  2. 乘法算是基本运算之一，广泛应用在数字信号处理中，滤波器中乘法运算必不可少，实现乘法器的方法很多，各有各的优缺点，常见的有移位相加法，加法树法，查表法，混合法…… 在我们用语言设计电路时，初学时在实现乘法运算时通常很简单的用*号操作，但是这种方法谈不上设计乘法器，其最终的硬件实现要根据综合器综合的结果，好的综合器可以综合出想要的结果，但是实际上这种粗放的设计通常得到的都是劣等的乘法运算，无法满足对乘法速率的要求，在滤波电路中要求数据串行进入接着进行大量的乘法运算，当所设计的乘法器其的速度小于数据

  3. 所属分类：硬件开发

    • 发布日期：2015-08-20
    • 文件大小：462848
    • 提供者：u010705648

  1. vhdl 四输入表决器 二位二进制乘法器 一位二进制全减器等源代码及仿真波形

  2. vhdl硬件设计语言 四输入表决器电路 二位二进制乘法器电路 一位二进制全减器等源代码及仿真波形 MAX plus II 仿真波形

  3. 所属分类：嵌入式

    • 发布日期：2008-11-19
    • 文件大小：280576
    • 提供者：stellvie

  1. 基于verilog HDL语言的4位二进制乘法器的设计,其功能是快速、可靠的实现二进制乘法操作。

  2. Based on verilog HDL language 4-bit binary multiplier design, its function is fast and reliable to achieve binary multiplication operation.

  3. 所属分类：其它

    • 发布日期：2017-05-09
    • 文件大小：439
    • 提供者：uniqueluunique

  1. 基于VHDL的4位二进制乘法器

  2. 用VHDL语言做的4位二进制乘法器，编写用的是QuartusII软件。调用了寄存器，加法器，计数器。外加状态机，用原理图实现顶层的编写。

  3. 所属分类：其它

    • 发布日期：2009-01-17
    • 文件大小：265216
    • 提供者：u011053275

  1. 四位二进制乘法器

  3. 所属分类：讲义

    • 发布日期：2017-05-12
    • 文件大小：229376
    • 提供者：qq_38760744

  1. 64bit二进制整数乘法器.zip

  2. 用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16小位宽乘法器来实现，底层乘法器使用FPGA内部IP实现；经过基于modelsim仿真软件对电路进行功能验证，基于Quartus平台对代码进行综合及综合后仿真，电路综合后的工作频率大于100MHz

  3. 所属分类：硬件开发

    • 发布日期：2020-06-01
    • 文件大小：4096
    • 提供者：Adams_Paul

  1. Verilog HDL设计64bits算术乘法器.rar

  2. 1.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现，底层乘法器可以使用FPGA内部IP实现； 2.基于modelsim仿真软件对电路进行功能验证； 3.基于Quartus平台对代码进行综合及综合后仿真，芯片型号不限； 4.电路综合后的工作频率不低于50MHz。

  3. 所属分类：电信

    • 发布日期：2020-06-08
    • 文件大小：466944
    • 提供者：weixin_46195347

  1. 八位二进制乘法器.zip

  2. 用移位相加的方法设计一个8位二进制串行乘法器。基于EP4CE1022C8芯片，于Quartus Ⅱ 13.1中实现。包含仿真文件，上板子验证成功。此为西电EDA课设大作业，实验报告见博客，仅供参考。

  3. 所属分类：嵌入式

    • 发布日期：2020-11-02
    • 文件大小：12582912
    • 提供者：weixin_43872532
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