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  1. Verilog语言编写的流水线CPU

  2. 组成原理实验课的内容 用Verilog语言写的流水线CPU,五级流水
  3. 所属分类:专业指导

    • 发布日期:2010-03-24
    • 文件大小:4194304
    • 提供者:njucsqxf
  1. verilog流水线CPU

  2. 五级流水CPU,除了最基本的条件、非条件转移指令,算术、逻辑运算指令和访存指令等,还实现了弹压栈指令、子程序调用和返回指令、除法指令和三角函数指令。 代码风格可能不太好,仅供大家参考。
  3. 所属分类:专业指导

    • 发布日期:2011-02-06
    • 文件大小:576512
    • 提供者:roymaztang
  1. 计算机原理课程设计实验报告

  2. 用ISE开发的一个五级流水线cpu,有子程序调用和乘除法等进阶功能。
  3. 所属分类:硬件开发

    • 发布日期:2011-07-18
    • 文件大小:762880
    • 提供者:yinbanghu08
  1. 计算机体系结构图

  2. 一个五级流水基础图,可以自己拓展,给cpu实验的人提供
  3. 所属分类:硬件开发

    • 发布日期:2012-11-23
    • 文件大小:72704
    • 提供者:favoritewky
  1. openrisc_rtl_verilog_or1200_rel3.zip

  2. 本资源是开源软核处理器OR1200的源代码,OR1200是OpenRISC 1000项目的一个主要实现,最初发布于2001年,一直在持续改进,目前的稳定版本是Rel3,采用Verilog HDL编写源代码,OR1200是一个32位的RISC处理器,采用Harvard结构、五级整数流水,并且支持MMU、Cache以及基本的DSP功能。该资源对于SoC及硬件设计人员是个很好的参考。
  3. 所属分类:硬件开发

    • 发布日期:2014-03-30
    • 文件大小:552960
    • 提供者:luo_jiming
  1. 计算机组织结构课程设计-8位无cache五级流水CPU

  2. 计算机组织结构课程设计-8位无cache五级流水CPU
  3. 所属分类:嵌入式

    • 发布日期:2014-11-23
    • 文件大小:1048576
    • 提供者:u010670579
  1. 流水cpu加cache

  2. 五级流水cpu,cache存储,30条指令,延时槽实现
  3. 所属分类:专业指导

    • 发布日期:2015-05-18
    • 文件大小:899
    • 提供者:qq_28303485
  1. 32cpu流水线设计pdf

  2. 32cpu流水线设计pdf,分为五级流水。pdf文档
  3. 所属分类:专业指导

    • 发布日期:2009-04-22
    • 文件大小:115712
    • 提供者:cccc147258
  1. 北航计组Verilog流水线CPU

  2. 北航16级老学长的P6课设,仅供参考,抄袭责任自负 五级流水线CPU
  3. 所属分类:硬件开发

    • 发布日期:2018-10-06
    • 文件大小:14336
    • 提供者:qq_36535690
  1. 自制cpu处理器 MIPS指令集 五级流水 带溢出 不带乘除

  2. 与本人对应博客内容一致,需要的可以下载,测试代码在文件中存在,可以直接添加在vivado中运行,欢迎下载
  3. 所属分类:其它

    • 发布日期:2019-04-18
    • 文件大小:101376
    • 提供者:xiu_2460918833
  1. MIPS_CPU的经典教程及自己的verilog代码.zip

  2. MIPS_CPU的经典教程 及自己的五级流水的verilog代码
  3. 所属分类:专业指导

    • 发布日期:2019-08-27
    • 文件大小:2097152
    • 提供者:drjiachen
  1. cpu.zip(5级流水线结构的CPU实现)

  2. 一个 5 级流水线结构的简单 CPU的实现。TinyMIPS 的流水线共分为五级,对应五个功能模块,分别为 IF(取指令)、ID(译码)、 EX(执行)、MEM(访存)、WB(写回)。而这五个流水级分别对应 CPU 处理指令时的 五个步骤:IF 级负责从存储器(内存或缓存)中取出指令;ID 级负责将指令译码,并从寄 存器堆取出指令的操作数;EX 级负责根据译码结果执行对应的 ALU 操作;MEM 级负责处 理可能产生访存请求的指令,向存储器(内存或缓存)发送控制信号;WB 级负责将指令的 执行结
  3. 所属分类:专业指导

    • 发布日期:2020-05-25
    • 文件大小:14680064
    • 提供者:weixin_41877670
  1. verlog语言五级MIPS流水CPU

  2. 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法,广泛应用于高档CPU的架构中。根据MIPS处理器的特点,将整体的处理过程分为取指令(IF)、指令译码(ID)、执行(EX)、存储器访问(MEM)和寄存器会写(WB)五级,对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期,每个时钟周期的上升沿来临时,此指令所代表的一系列数据和控制信息将转移到下一级处理。
  3. 所属分类:硬件开发

    • 发布日期:2020-06-24
    • 文件大小:4194304
    • 提供者:Master_Lin_007
  1. 合肥工业大学系统硬件综合设计,计算机组成原理CPU课设,多周期,modelsim

  2. 设计一个支持以下 28 条指令的包含取指、译码(取操作数)、执行、访存、 写回五个工作周期的五级流水多周期 CPU。能够处理数据相关的冲突,能够处理 分支延迟。
  3. 所属分类:硬件开发

    • 发布日期:2020-08-27
    • 文件大小:251904
    • 提供者:qq_42255269
  1. riscv-cpu-verilog-code:大二上学期MS108大作业,verilog实现五级流水cpu-源码

  2. riscv-cpu-verilog-code:大二上学期MS108大作业,verilog实现五级流水cpu
  3. 所属分类:其它

    • 发布日期:2021-02-10
    • 文件大小:187392
    • 提供者:weixin_42097557