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  1. 常见的硬件笔试面试题目2

  2. 1. setup time 和 hold time 不满足情况下应该如何解决？ 2. 什么叫做亚稳态，如何解决？ 3. Verilog中 => 和 = 有什么区别？ 4. 画一个D触发器的原理图（门级），并且用verilog gate level表示出来； 5. 用最少的Mos管画出一个与非门； 6. 写一段finite state machine（主要考察coding style）；如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器，只有在下

  3. 所属分类：专业指导

    • 发布日期：2010-01-13
    • 文件大小：41984
    • 提供者：zhu20082008zhu

  1. 常见的硬件笔试面试题目3

  2. http://www.edacn.net/html/29/46529-75528.html 1.setup和holdup时间,区别. 2.多时域设计中,如何处理信号跨时域 3.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的 4.BLOCKING NONBLOCKING 赋值的区别 5.MOORE 与 MEELEY状态机的特征 6.IC设计中同步复位与 异步复位的区别 7.实现N位Johnson Counter,N= 8.用FSM实现1011

  3. 所属分类：嵌入式

    • 发布日期：2010-01-13
    • 文件大小：47104
    • 提供者：zhu20082008zhu

  1. 时钟选择电路设计实例，很好的解决了毛刺和亚稳态问题喔

  2. 时钟选择电路设计实例，很好的解决了毛刺和亚稳态问题喔；关键是在常用时钟选择电路基础上做了进一步的改进，趋近完美了

  3. 所属分类：专业指导

    • 发布日期：2010-06-17
    • 文件大小：3072
    • 提供者：lightfield

  1. 嵌入式开发教程之基于ASICSoC的UART核的设计--千锋培训

  2. 文档介绍了1、引言 ，2、UART核的功能分析和设计 ，2.1 UART 核的传输协议与总体模块设计，2.2 UART 核的功能设计，2.2.1 波特率发生器 ，2.2.2 接收器模块设计 ，2.2.3 发送器模块设计 ，3 UART 核的仿真、验证与综合、优化，3.1 UART 核的仿真和验证，3.2 UART 核的综合、优化，3.2.1 综合存在的问题，3.2.2 毛刺的解决 ，3.2.2 多时钟与亚稳态的解决 ，3.2.3 UART 核的综合与优化 ，4 结束语

  3. 所属分类：硬件开发

    • 发布日期：2011-06-08
    • 文件大小：286720
    • 提供者：coolabcboy

  1. FPGA中的亚稳态和毛刺

  2. FPGA中的亚稳态和毛刺 亚稳态的定义 亚稳态的产生机制 亚稳态的危害与避免

  3. 所属分类：专业指导

    • 发布日期：2012-10-23
    • 文件大小：387072
    • 提供者：baiseliaoya

  1. 电子类各大公司的笔试题

  2. 数字电路 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用 oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。 4、什么是Setup和Holdup时间？（汉王笔试） 5、setup和holdup时

  3. 所属分类：其它

    • 发布日期：2014-04-04
    • 文件大小：96256
    • 提供者：u014546588

  1. 硬件架构的艺术 数字电路的设计方法与技术

  2. 揭示硬件架构的设计艺术，涵盖作者从事芯片设计行业十多年的经验和研究成果。本书共分9章，第1章介绍亚稳态的概念、量化方法和减少其影响的技术；第2章介绍同步设计的时钟技术，并提出可行的时钟方案以及系统复位策略。第3章介绍在设计中使用异步时钟或“处理多个时钟”时会出现的问题及解决方法。第4章介绍时钟分频器的各个方面和实现方法。第5章讲述低功耗设计技术，以减少动态和静态功耗。第6章介绍如何把流水线技术应用在处理器的设计中，从而提高性能；第7章讨论使用字节顺序的方法；第8章阐述去抖动技术，以消除毛刺和噪

  3. 所属分类：电信

    • 发布日期：2018-01-11
    • 文件大小：38797312
    • 提供者：tolerate71

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6291456
    • 提供者：smart_devil

  1. 我对IC设计流程的一些理解（数字IC部分）

  2. 在进行通用型数字Asic设计时需要注意代码的风格，因为代码风格的好坏直接影响到综合软件的效果，风格规范的代码可以得到性能更高的芯片电路。另外，在写代码时还要注意尽量使用可综合的代码和能够避免系统出现毛刺与亚稳态的电路描述方法。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：74752
    • 提供者：weixin_38631729