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  1. vhdl分频器的设计

  2. 详细说明 分频器的设计，奇数，偶数分频器，任意数分频器等，

  3. 所属分类：专业指导

    • 发布日期：2009-08-21
    • 文件大小：421888
    • 提供者：greatwill88

  1. VHDL语言编写的任意奇数分频

  2. 在QUARTUS2平台上使用VHDL语言编写的任意奇数分频程序，程序通过仿真验证，可直接使用。

  3. 所属分类：嵌入式

    • 发布日期：2010-05-11
    • 文件大小：739
    • 提供者：wzh1231986

  1. 奇数分频器的VerilogHDL实现

  2. 本程序采用双计数器实现奇数分频器的设计，通过对源代码里的相关变量进行赋值，可以实现任意占空比为50%的奇数分频器。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-29
    • 文件大小：864
    • 提供者：wangtikui215

  1. 用verilog实现任意奇数分频

  2. 用verilog 实现任意奇数的分频 百分之五十的占空比和非百分之五十的占空比均可轻松实现

  3. 所属分类：专业指导

    • 发布日期：2011-05-10
    • 文件大小：29696
    • 提供者：juanjuan9

  1. vhdl任意整数分频模块

  2. vhdl任意整数分频模块,功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数，则输出时钟占空比为50%； --//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 --//频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：专业指导

    • 发布日期：2011-05-13
    • 文件大小：2048
    • 提供者：renyanyang1989

  1. fpga奇偶分频源代码实现

  2. fpga奇偶分频源代码实现 偶数倍分频：如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的

  3. 所属分类：硬件开发

    • 发布日期：2011-06-13
    • 文件大小：2048
    • 提供者：zhaoojingg

  1. FPGA任意分频

  2. 本文档描述了FPGA上实现奇数分频，偶数分频，小数分频的具体原理及实现方法

  3. 所属分类：硬件开发

    • 发布日期：2011-10-28
    • 文件大小：99328
    • 提供者：zhichaowang1985

  1. 实现3分频verilog程序

  2. 本程序用verilog实现3分频电路，只需要修改其中分频数值，就可以实现任意奇数分频电路

  3. 所属分类：硬件开发

    • 发布日期：2012-07-16
    • 文件大小：2048
    • 提供者：cc307202027

  1. 任意偶分频的和奇数分频的verilog HDL语言描述。

  2. 用verilog HDL实现的任意偶分频的，奇数分频的示例。记得用记事本打开。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-13
    • 文件大小：937
    • 提供者：spritesyb

  1. 任意奇数分频

  2. VHDL实现任意奇数分频，modelism仿真验证程序可以用。

  3. 所属分类：硬件开发

    • 发布日期：2013-05-10
    • 文件大小：209920
    • 提供者：tyoung1020

  1. 任意的奇数分频FPGA verilog

  2. 只用改一个参数，即可实现任意占空比为50%的奇数分频。很方便的

  3. 所属分类：硬件开发

    • 发布日期：2013-05-16
    • 文件大小：433152
    • 提供者：trageday

  1. 任意奇数分频电路

  2. vhdl语言实现任意奇数分频电路，可在ise里直接运行

  3. 所属分类：硬件开发

    • 发布日期：2013-05-31
    • 文件大小：1010
    • 提供者：liuying1987911

  1. 任意奇数分频电路（verilog 实现）

  2. 给出了一种奇数分频电路设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-01
    • 文件大小：96256
    • 提供者：niuniuxiaodun

  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序，绝对实用 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数，则输出时钟占空比为50%； 若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：硬件开发

    • 发布日期：2013-08-14
    • 文件大小：2048
    • 提供者：sysk_msk_by

  1. 任意奇数分频 verilog

  2. 对于N倍的奇数分频，首先是在系统时钟的上升沿得到占空比为(N+1)/(2*N)的分频时钟clk_div_1，然后在系统时钟的下降沿得到占空比为(N+1)/(2*N) 的clk_div_2，最后将两个分频之后的时钟相与便会得到想要的奇数分频。如上图所示为进行三分频时的功能仿真波形图。光标之间便为分频之后的解释。想要得到任意倍数奇数分频的话只需改变上述的两个计数寄存器的阈值即可。

  3. 所属分类：硬件开发

    • 发布日期：2013-09-26
    • 文件大小：49152
    • 提供者：dongzainanfang

  1. 任意基数分频verilog代码

  2. 任意基数分频verilog代码,只需要将n改为你想要的奇数即可.

  3. 所属分类：硬件开发

    • 发布日期：2013-10-20
    • 文件大小：709
    • 提供者：zhangling19866

  1. 基于FPGA的任意数值分频器设计

  2. 基于FPGA的任意数值分频器设计，偶数分频，奇数分频，任意小数分频

  3. 所属分类：嵌入式

    • 发布日期：2013-11-12
    • 文件大小：415744
    • 提供者：u012809088

  1. 任意奇数分频器 Verilog代码

  2. 代码直接实现5分频，修改代码中的n值可以实现相应的n分频，n为奇数。

  3. 所属分类：其它

    • 发布日期：2015-08-09
    • 文件大小：2048
    • 提供者：qq_27654525

  1. 任意奇数分频的Verilog实现

  2. FPGA设计中时常用到时钟频率奇数分频的频率，这里介绍一种奇数倍分频的Verilog实现方法

  3. 所属分类：硬件开发

    • 发布日期：2018-05-20
    • 文件大小：982
    • 提供者：vmask1874

  1. 任意奇数分频verilongHDL代码.doc

  2. 任意奇数分频verilongHDL代码.doc (29.5 KB, 下载次数: 83 ) 自己写了一个任意奇数分频verilogHDL代码程序，里面是一个7分频verilogHDL代码。可以通过修改参数N,M来产生想要的奇数分频时钟，没综合，只是仿真通过，并附有测试代码，有什么错误望大家提出意见。 仿真 , 时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-09-01
    • 文件大小：30720
    • 提供者：drjiachen
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