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  1. 基于FPGA 的等占空比任意整数分频器的设计

  2. 给出了一种基于FPGA 的等占空比任意整数分频电路的设计方法。首先简要介绍了FPGA 器件的特点和应用 范围, 接着讨论了一些常见整数分频的方法, 而本文运用一种新的可控分频器设计方法——脉冲周期剔除法, 主要是对半 周期进行计数, 配合时钟反相电路, 可以实现占空比50% 的任意整数分频, 分频系数由控制端给定。
  3. 所属分类:硬件开发

    • 发布日期:2010-05-18
    • 文件大小:168960
    • 提供者:lwjee
  1. VHDL_分频器 支持任意整数分频

  2. 一个简单的时钟分频器 VHDL语言写的
  3. 所属分类:其它

  1. 分频器 Verilog

  2. 代码 5.5分频 10.1分频 等
  3. 所属分类:专业指导

    • 发布日期:2010-05-25
    • 文件大小:3072
    • 提供者:fengye061854
  1. 任意整数占空比50%分频器vhdl

  2. 学习期间写的,参考了书上的例程 该代码实现了1~255整数分频,不管偶数奇数都可实现50%占空比
  3. 所属分类:其它

    • 发布日期:2010-07-03
    • 文件大小:288768
    • 提供者:nwpu1686
  1. 能实现任意整数倍分频的分频器

  2. 任意整数分频器任意整数分频器任意整数分频器任意整数分频器任意整数分频器任意整数分频器任意整数分频器
  3. 所属分类:专业指导

  1. VHDL任意整数及小数分频器的实现

  2. 相当详细的教程,附有完整源程序,仿真结果。
  3. 所属分类:硬件开发

    • 发布日期:2011-05-24
    • 文件大小:421888
    • 提供者:wangren198735
  1. 任意整数分频器 vhdl

  2. 任意整数分频器 vhdl描述,简单通用,发烧友常用代码。
  3. 所属分类:硬件开发

    • 发布日期:2012-10-18
    • 文件大小:1024
    • 提供者:phd11
  1. 半整数分频器设计

  2. 采用可编程逻辑器件实现分频系数为2.5的分频器,可采用以下方法:设计一个模3的计数器,再设计一个扣除脉冲电路,加在模3计数器输出之后,每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲,可由异或门实现),就可以得到分频系数为2.5的小数分频器。采用类似方法,可以设计分频系数为任意半整数的分频器。
  3. 所属分类:其它

    • 发布日期:2012-12-18
    • 文件大小:1029120
    • 提供者:cjyeah
  1. FPGA奇数和偶数分频器和半整数及任意小数分频器设计

  2. FPGA上实现奇数和偶数分频器和半整数及任意小数分频器设计,经模拟,成功
  3. 所属分类:硬件开发

    • 发布日期:2013-05-10
    • 文件大小:243712
    • 提供者:lhrace11
  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序,绝对实用 功能:对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数,分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数,改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数,则输出时钟占空比为50%; 若分频系数为奇数,则输出时钟占空比取决于输入时钟占空比和分 频系数(当输入为50%时,输出也是50%)。
  3. 所属分类:硬件开发

    • 发布日期:2013-08-14
    • 文件大小:2048
    • 提供者:sysk_msk_by
  1. 基于FPGA 的等占空比任意整数分频器的设计

  2. 基于FPGA 的等占空比任意整数分频器的设计
  3. 所属分类:硬件开发

    • 发布日期:2013-11-18
    • 文件大小:177152
    • 提供者:u010815614
  1. 滤波器设计

  2. 基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog 硬件描述语言优化设计了偶数、非50 %占空比和50 %占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化。用Qustus Ⅱ进行了仿真,证明了其可行性。 关键词:分频器;Verilog HDL ;优化
  3. 所属分类:C++

    • 发布日期:2014-06-18
    • 文件大小:195584
    • 提供者:baidu_16661229
  1. verilog实现任意的整数分频器

  2. 此代码是使用verilog实现任意的整数分频,通过更改参数即可实现,包括testbench验证代码功能
  3. 所属分类:硬件开发

    • 发布日期:2015-07-11
    • 文件大小:7340032
    • 提供者:cherish_2014
  1. 用Verilog语言实现任意整数分频器

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一,尽管在目前大部分设计中,广泛使用芯片厂家集成的锁相环资源,如赛灵思(Xilinx)的DLL.来进行时钟的分频,倍频以及相移。 但是对于时钟要求不高的基本设计,通过语言进行时钟的分频相移仍然非常流行,首先这种方法可以节省芯片内部的锁相环资源,再者,消耗不多的逻辑单元就可以 达到对时钟操作的目的。
  3. 所属分类:硬件开发

    • 发布日期:2015-12-14
    • 文件大小:38912
    • 提供者:tmmdh370927
  1. 基于Verilog的偶数、奇数、半整数分频以及任意分频器设计

  2. 基于Verilog的偶数、奇数、半整数分频以及任意分频器设计
  3. 所属分类:硬件开发

    • 发布日期:2016-01-15
    • 文件大小:50176
    • 提供者:liuning19910307
  1. 用Verilog实现基于FPG的通用分器

  2. 介绍一种通用的分频器,可实现2~256 之间的任意 奇数、偶数、半整数分频
  3. 所属分类:专业指导

    • 发布日期:2009-03-17
    • 文件大小:68608
    • 提供者:tty_gdl
  1. Verilog搭建奇偶任意分频器

  2. 支持任意正整数分频,该算法为平均分频,奇偶分频占空比均为50%
  3. 所属分类:硬件开发

    • 发布日期:2019-01-30
    • 文件大小:2048
    • 提供者:atshenshilin
  1. 小数分频VHDL代码.pdf

  2. 小数分频VHDL代码.pdf (145.33 KB, 下载次数: 249 )d arch 2:fdn,任意整数分频器(分步系数2--15,可自行修改代码増增加分频系数) library ieee use ieee std logic 1164.all use ieee std logic unsigned. all entity fdn is port lock in std log enable in std logic n of fd in std logic vector (3 downt
  3. 所属分类:专业指导

    • 发布日期:2019-09-04
    • 文件大小:148480
    • 提供者:drjiachen
  1. EDA/PLD中的基于CPLD的任意整数半整数分频器设计

  2. 0 引言 在数字系统设计中,根据不同的设计需要,经常会遇到偶数分频、奇数分频、半整数分频等,有的还要求等占空比。在基于CPLD(复杂可编程逻辑器件)的数字系统设计中,很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频,但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用VHDL(甚高速集成电路硬件描述语言),通过Quartus Ⅱ 4.2开发平台,设计了一种能够实现等占空比的整数和近似等占空比的半整数分频器,这种设计方法原理简单,而且只需很少的CPLD逻辑宏单元。 1
  3. 所属分类:其它

    • 发布日期:2020-12-13
    • 文件大小:57344
    • 提供者:weixin_38552292
  1. 任意数值分频器的FPGA实现

  2. 本文介绍了一种基于FPGA的多数值分频器的设计,该分频器可以实现占空比及分频系数可调,其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果,这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现,用户可以自行设置分频器功能,这种分频器设计具有很强的实用性和可移值性。
  3. 所属分类:其它

    • 发布日期:2021-01-29
    • 文件大小:836608
    • 提供者:weixin_38551938
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