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搜索资源列表

  1. 窄带滤波_单片锁相环的位同步提取电路

  2. 详细介绍了位同步信号提取电路的设计，很有价值哦！期待您的青睐！

  3. 所属分类：专业指导

    • 发布日期：2009-12-23
    • 文件大小：154624
    • 提供者：jixuanbing

  1. 基带信号中同步提取的几种方法

  2. 任何数字通信设备要能正常工作， 一般都离不开定时提取电路。定时电路输出连续而准确的位同步信号，即取样脉冲。例如，在相干解调的中，通常要用取样脉冲对解调后的基带信号进行取样。然后进行电平判决．以削除噪声及传输畸变带来的影响，还原出整齐规则的码元脉冲波形。如果位同步发生相位抖动或错位， 就会降低通信设备的抗干扰性能，甚至造成误码。

  3. 所属分类：专业指导

    • 发布日期：2010-06-12
    • 文件大小：162816
    • 提供者：MFXSTUDENT

  1. 利用CPLD进行位同步提取

  2. 使用锁相环同步的方法来实现位同步时钟信号提取，主要由过零提取、鉴相器、脉冲形成、脉冲加减控制和分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相器对过零提取后的输出码元q1的相位与位同步提取后输出信号clkout的相位进行比较，当位同步提取输出信号clkout的相位超前时输出一个减脉冲信号dec，滞后时输出一个加脉冲信号inc，然后送入脉冲加减控制器，脉冲加减控制器根据鉴相器的输出信号inc和dec来控制对输入的两路时钟脉冲信号p1和p2的打开与关闭，p1和p2是由脉冲形成

  3. 所属分类：专业指导

    • 发布日期：2010-08-11
    • 文件大小：250880
    • 提供者：fan66fan

  1. 基于FPGA的新型位同步时钟提取方案的设计

  2. 基于FPGA的新型位同步时钟提取方案的设计

  3. 所属分类：硬件开发

    • 发布日期：2011-09-14
    • 文件大小：171008
    • 提供者：adangxun

  1. 基于MATLAB的基带传输位同步信号提取

  2. 位同步信号提取的流程为:过零检测；微分；整流；带通滤波；整形，过零检测 基于以上步骤利用MATLAB的M文件函数编程

  3. 所属分类：专业指导

    • 发布日期：2012-05-03
    • 文件大小：3072
    • 提供者：kgmelo526725571

  1. BASYS2 board实现位同步提取

  2. BASYS2 board,FPGA，实现M12序列的生成并加在低频二进制信号上（输入信号），之后实现了位同步提取。

  3. 所属分类：专业指导

    • 发布日期：2013-06-05
    • 文件大小：137216
    • 提供者：u010928860

  1. 位同步提取程序（vhdl）

  2. 使用VHDL编写的基于CPLD的位同步提取程序（类似CDR)

  3. 所属分类：硬件开发

    • 发布日期：2014-05-19
    • 文件大小：2048
    • 提供者：tb_tiger

  1. 位同步提取资源汇总（包含论文期刊检索的文章以及程序）

  2. 位同步提取资源汇总（包含论文期刊检索的文章以及程序） 对于写同步时钟提取，非常有帮助

  3. 所属分类：硬件开发

    • 发布日期：2014-05-19
    • 文件大小：3145728
    • 提供者：tb_tiger

  1. 一种快速位同步时钟提取方案及实现

  2. 一种快速位同步时钟提取方案及实现

  3. 所属分类：硬件开发

    • 发布日期：2014-06-21
    • 文件大小：187392
    • 提供者：tongss123

  1. Garden方法提取位同步程序

  2. 讲述了位同步的经典算法，很不错的代码，里面很详细的编程注释，适合初学者的学习和参考

  3. 所属分类：其它

    • 发布日期：2015-06-07
    • 文件大小：217088
    • 提供者：sk2220060710

  1. 位同步时钟提取电路设计与实现.rar

  2. 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：726016
    • 提供者：u012429555

  1. 一种快速位同步时钟提取方案及实现

  2. 本文比较了两种常用位同步提取电路的优缺点,在此基础上提出了一种基于CPLD/FPGA、用于数字通信系统的新型快速位同步方案。此方案借助Altera的设计工具设计了位同步提取电路,并利用FPGA予以实现,同时给出了该电路的仿真试验波形图。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：92160
    • 提供者：weixin_38729336

  1. 基于CPLD的位同步时钟提取电路设计

  2. 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：123904
    • 提供者：weixin_38514501

  1. 基于单片机的数字通信系统位同步提取

  2. 同步是通信系统中一个非常重要的实际问题。同步系统性能的降低会导致通信系统性能的降低，甚至使通信系统不能正常工作。因此，同步是信息能够正确可靠传输的前提。介绍一种基于单片机的锁相环位同步提取技术的原理及算法。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：276480
    • 提供者：weixin_38670391

  1. 嵌入式系统/ARM技术中的分析基于单片机的数字通信系统位同步提取

  2. 通信系统都包括一个发射器（TX）、一个接收器（RX）和传输介质。TX和RX使兼容于传输介质的信息信号得以传输，其中可能涉及到调制。一些系统采用某种形式的编码来提高可靠性。将本文中讨论的信息视为不归零（NRZ）二进制数据。而传输介质可能是诸如非屏蔽双绞线（UTP）或同轴电缆那样的铜电缆，光缆，或者是用于无线通信的无障空间。在所有情况下，信号都将被介质极大地削弱并叠加上噪声。噪声（而非衰减）通常决定着一种通讯介质是否可靠。 　　在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：252928
    • 提供者：weixin_38700790

  1. 基于FPGA的锁相环位同步提取电路设计

  2. 同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：103424
    • 提供者：weixin_38613173

  1. 一种基于FPGA的锁相环位同步提取电路设计

  2. 在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：105472
    • 提供者：weixin_38613681

  1. EDA/PLD中的一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：171008
    • 提供者：weixin_38722164

  1. EDA/PLD中的基于FPGA的锁相环位同步提取电路设计

  2. 基于FPGA的锁相环位同步提取电路设计 浙江工业大学之江学院 周云水 概述 同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。 一般的位同步电路大多采

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：61440
    • 提供者：weixin_38631049

  1. 一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在C

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：214016
    • 提供者：weixin_38660359
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