使用Verilog语言实现fifo功能，并通过Modelsim仿真波形验证其正确性

使用verilog语言在modelsim下实现异步FIFO的功能，进行功仿，没有问题

介绍了一种针对音频解嵌中的音频帧输出而采用的特定异步FIFO的设计。重点阐述了针对这一特定情况需要考虑到的FIFO深度及读写指针复位控制以及利用读写地址格雷码对FIFO的空、满标志信号的产生电路进行逻辑设计，用Verilog HDL硬件描述语言对电路进行RTL级设计，并使用Modelsim进行功能仿真，最后通过FPGA进行验证。

10GBASE-KR变速箱的功能是实现156.25 MHz下66 bit数据与644.53 MHz下16 bit数据之间的通信。该文在深入研究万兆以太网物理编码子层（Physical Coding Sublayer ,PCS）的功能以及变速箱原理的基础上，提出一种新的变速箱实现方法，将其分成读写数据转换和异步FIFO(First In First out)两个模块，完成发送通道和接收通道的设计。该方法有效减少了存储器的数目，使存储器数目由原来的528个减少到82个。本设计使用Verilog硬件描