注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 建立时间保持时间

  2. 建立时间保持时间 详细分析 图文并茂，通俗易懂

  3. 所属分类：硬件开发

    • 发布日期：2011-09-15
    • 文件大小：84992
    • 提供者：okokokzjx

  1. 建立_保持时间问题

  2. 详细描述EDA设计中建立保持时间的基本概念！

  3. 所属分类：其它

    • 发布日期：2012-07-23
    • 文件大小：201728
    • 提供者：wkmmmsun

  1. 建立时间和保持时间.ppt

  2. 建立时间和保持时间

  3. 所属分类：硬件开发

    • 发布日期：2020-04-18
    • 文件大小：319488
    • 提供者：qq_28873853

  1. 保持时间对镍钛形状记忆合金单轴循环相变的影响

  2. 保持时间对镍钛形状记忆合金单轴循环相变的影响，董诗玉，阚前华，对镍钛形状记忆合金在不同保持时间下的循环变形行为进行了实验研究。结果表明：循环加载下，峰值和谷值载荷保持会促进材料持续发

  3. 所属分类：其它

    • 发布日期：2020-02-21
    • 文件大小：733184
    • 提供者：weixin_38725531

  1. 4-建立保持时间.pdf

  2. 该文件的主要内容是阐述了在数字IC设计中的建立时间和保持时间，包括建立时间和保持时间的原理以及所需要满足的要求

  3. 所属分类：硬件开发

    • 发布日期：2020-06-27
    • 文件大小：1048576
    • 提供者：XXQ121

  1. 延长AC-DC电源掉电保持时间的实用方法

  2. 在一些特殊的应用场合，常规AC-DC开关电源的掉电保持时间无法满足要求，而超长掉电保持时间的开关电源在市场上十分少见。为满足这些特殊应用场合的需求，本文从理论上分析了决定掉电保持时间的因素，并提出了一种简单的通过外围电路来增加掉电保持时间的方法。

  3. 所属分类：其它

    • 发布日期：2020-07-22
    • 文件大小：72704
    • 提供者：weixin_38745859

  1. 时序分析之保持时间学习（二）

  2. 上次分析了建立时间，现在来分析下保持时间。 保持时间：指在时钟上升沿到来之后，输入数据需要稳定的时间。该稳定的时间的最小值就为保持时间。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：193536
    • 提供者：weixin_38617851

  1. 增加AC-DC电源掉电保持时间的简单方法

  2. 在一些特殊的应用场合，常规AC-DC开关电源的掉电保持时间无法满足要求，而超长掉电保持时间的开关电源在市场上十分少见。为满足这些特殊应用场合的需求，本文从理论上分析了决定掉电保持时间的因素，并提出了一种简单的通过外围电路来增加掉电保持时间的方法。

  3. 所属分类：其它

    • 发布日期：2020-08-28
    • 文件大小：161792
    • 提供者：weixin_38698927

  1. 电源技术中的增加AC-DC电源掉电保持时间有哪些方法

  2. 在一些特殊的应用场合，常规AC-DC开关电源的掉电保持时间无法满足要求，而超长掉电保持时间的开关电源在市场上十分少见。为满足这些特殊应用场合的需求，本文从理论上分析了决定掉电保持时间的因素，并提出了一种简单的通过外围电路来增加掉电保持时间的方法。 　　ACDC开关电源有一项重要的技术参数——掉电保持时间，指从AC掉电到输出电压下降到精度范围(通常是-2%)之外的时间差⊿t，如图1所示。通俗地讲，就是开关电源在没有输入后，输出还能撑多久。 　　很多情况下，系统在检测到AC掉电后，需要对数据进行

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：140288
    • 提供者：weixin_38615591

  1. 电源技术中的增加AC－DC电源掉电保持时间的简单方法

  2. 引言 　　ACDC开关电源有一项重要的技术参数——掉电保持时间，指从AC掉电到输出电压下降到精度范围（通常是-2%）之外的时间差⊿t，如图1所示。通俗地讲，就是开关电源在没有输入后，输出还能撑多久。 　　很多情况下，系统在检测到AC掉电后，需要对数据进行保存、传输，对执行器的状态进行设置等等。因此，在AC掉电后，开关电源还需要能持续给系统提供电源一段时间，以保证系统可靠关闭。另外，在有UPS的系统中，从市电切换到UPS供电的过程中，也需要开关电源能维持正常输出。 　　图1 掉

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：136192
    • 提供者：weixin_38739837

  1. 解读高速数/模转换器(DAC)的建立和保持时间

  2. 本应用笔记定义了高速数/模转换器(DAC)的建立和保持时间，并给出了相应的图例。高速DAC的这两个参数通常定义为“正、负”值，了解它们与数据瞬态特性之间的关系是一个难点，为了解决这些难题，本文提供了一些图例。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：67584
    • 提供者：weixin_38607784

  1. 解析高速数/模转换器(DAC)的建立和保持时间

  2. 为了达到高速数/模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：129024
    • 提供者：weixin_38553791

  1. MAXIM应用笔记----解读高速数/模转换器(DAC)的建立和保持时间

  2. 本应用笔记定义了高速数/模转换器(DAC)的建立和保持时间，并给出了相应的图例。高速DAC的这两个参数通常定义为“正、负”值，了解它们与数据瞬态特性之间的关系是一个难点，为了解决这些难题，本文提供了一些图例。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：71680
    • 提供者：weixin_38525735

  1. 电源技术中的输出电压保持时间

  2. ■ 概　要 　　输出电压保持时间是指当电源回路的输入部被停止供电后，输出电压的保持时间。微处理器或RAM等的Backup电路也是电压保持电路。依据电压保持时间来选用诸如大容量的电容或 　　锂电池。至于电容，其容量与电压保持时间有很大的关系。此次介绍输出电压保持时间与电容容量的关系。 　　■ 原理 　　若要保持输出电压，输出电容就须蓄能。然而当有负载连接输出时，输出电容储存的能量总会以负载电流的形式被释放。这个放电特性是由C x R 的时间常数决定的，电压保持时间也同样受此影响。在升压电路

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：80896
    • 提供者：weixin_38705014

  1. 模拟技术中的解读高速数模转换器（DAC）的建立和保持时间

  2. 为了达到高速数/模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上升/下降沿，或由用户

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：93184
    • 提供者：weixin_38642636

  1. 模拟技术中的解读高速数模转换器的建立和保持时间

  2. 为了达到高速数模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　定义建立和保持时间 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：87040
    • 提供者：weixin_38732343

  1. EDA/PLD中的输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：123904
    • 提供者：weixin_38625442

  1. 基于链路保持时间的认知移动自组网拓扑算法

  2. 基于链路保持时间的认知移动自组网拓扑算法

  3. 所属分类：其它

    • 发布日期：2021-03-16
    • 文件大小：1048576
    • 提供者：weixin_38752830

  1. 一种具有自适应权重和负载平衡的新型修饰算法，可在光网络中动态感知保持时间

  2. 为了最大程度地利用光网络的资源，动态流量疏导可以有效地将许多动态到达的低速服务有效地复用到大容量光信道上，因此已经得到了广泛的研究和广泛的应用。 但是，现有的研究工作中的链路权重由于不能适应网络状态和负载不好而可以提高。 通过利用有关现有光路径和新光路径的保持时间以及用户服务的请求带宽的信息，本文提出了一种使用自适应加权链接的保持时间感知（HTA）（简称为AWL-HTA）的疏导算法。流量，尤其是在新光路径的设置过程中。 因此，该算法不仅可以建立有效利用网络资源的光路，而且可以实现负载均衡。 本文

  3. 所属分类：其它

    • 发布日期：2021-03-10
    • 文件大小：751616
    • 提供者：weixin_38631738

  1. 解读高速数模转换器（DAC）的建立和保持时间

  2. 为了达到高速数/模转换器(DAC)的性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上升/下降沿，或由用户选择

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：106496
    • 提供者：weixin_38682790
« 12 3 4 5 6 7 8 9 10 ... 50 »