0引言 　　数字相关器是扩频通信体制下数字中频接收机核心部件之一，在数字扩频通信系统中应用广泛，但由于受数字信号处理器件速度限制，无法应用于高速宽带通信系统。其中一个重要原因是高位数的加法器进位延迟过大，使得在一个采样时钟节拍内无法完成一次累加运算，而导致相关运算错误。随着FPGA技术的快速发展，器件速度的不断提升，这一问题一定程度得到改善，但仍然无法满足高位数扩频码、高采样速率和大动态范围的数字相关器的工程实现，因此必须采用优化算法最大限度地减少加法器进位操作，从而降低电路延迟对数字相关处理