德州仪器宣布推出一款时钟乘法器，集成三个片上锁相环(PLL)组件，据称可将现有解决方案的周期抖动降低多达70%。该器件的6个输出中每个输出都可以在电路内或在操作期间针对300MHz以上的任何时钟频率进行编程。TI称，其高灵活性能简化设计过程，节省系统成本，帮助设计人员满足高性能通信应用新标准的要求，如无线基站、电信或数据通信设备。     这三款CDCE706 PLL基于TI的射频(RF) Silicon Germanium工艺开发，可以接受晶振、LVCMOS或差分输入，并可利用单个时钟源产生6