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  1. vhdl试验（全加器、频率计、计数器、优先编码器、触发器、状态机、数据选择器、数码管扫描）

  2. vhdl试验（全加器、频率计、计数器、优先编码器、触发器、状态机、数据选择器、数码管扫描）

  3. 所属分类：专业指导

    • 发布日期：2009-05-18
    • 文件大小：889856
    • 提供者：mbstorm

  1. 数字逻辑_4位全加器课程设计

  2. 全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机，然而对于快速正确的加法器的设计是相当的重要的，所以在这次课程设计我选择对全加器的设计与实现。 一个器件需要进一步的更新换代，在我所学的知识领域里面，我认为应该需要两个方面，一个是设计，有一个好的设计，它就像一种需求一样，即使这种设计在实际上暂时无法得到应用，但是，在一定时期以后，它是可以实现的。另一个是工艺，对于一个好的设计，由于工艺还没有达到那个水平没法进行对好的设计的实现。所以在这次我使用我所学过的知识进行对这个16位全加器进行设

  3. 所属分类：专业指导

    • 发布日期：2009-05-19
    • 文件大小：285696
    • 提供者：zhaojinghls0619

  1. VHDL全加器原理图以及源程序

  2. VHDL全加器原理图以及源程序,使用Vhdl语言实现

  3. 所属分类：专业指导

    • 发布日期：2009-06-03
    • 文件大小：180224
    • 提供者：sunrier

  1. 全加器VHDL 元件例化语句实现

  2. 全加器VHDL 元件例化语句实现全加器VHDL 元件例化语句实现

  3. 所属分类：其它

    • 发布日期：2009-06-20
    • 文件大小：95232
    • 提供者：ffgy5731

  1. 组成原理课程设计（16位全加器电路的设计与实现）

  2. 是一篇关于计算机组成原理的课程设计论文， 关于16位全加器的分析和设计，可供参考

  3. 所属分类：专业指导

    • 发布日期：2009-09-10
    • 文件大小：493568
    • 提供者：naf0717

  1. 1位全加器vhdl的全方式描述

  2. vhdl 一位全加器 行为描述 数据流描述 结构描述

  3. 所属分类：专业指导

    • 发布日期：2009-10-28
    • 文件大小：1024
    • 提供者：wxz87

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. vhdl源文件4位全加器

  2. 4位全加器vhdl源文件，VHD形式的文件，用quartusII编译

  3. 所属分类：专业指导

    • 发布日期：2009-12-08
    • 文件大小：498
    • 提供者：JIONGKEZI

  1. vhdl语言 全加器

  2. 全加器的逻辑表达式 S=A⊕B⊕Cin Co=（A⊕B）Cin +AB

  3. 所属分类：专业指导

    • 发布日期：2009-12-12
    • 文件大小：21504
    • 提供者：j88571152

  1. EDA一位全加器的设计步骤

  2. 一位全加器的设计步骤　有详细的图解　欢迎下载分享

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：1048576
    • 提供者：dinglina777

  1. 二进制全加器的VHDL代码编程

  2. 用于EDA课程的二进制全加器编程，用的是VHDL语言

  3. 所属分类：专业指导

    • 发布日期：2010-01-11
    • 文件大小：24576
    • 提供者：LXLFYYDH

  1. vhdl程序有关全加器

  2. 利用半加器生成全加器，再构成四位加法器 IF (CLK'EVENT AND CLK='1') THEN IF NUM=3 THEN NUM<=0; ELSE NUM<=NUM+1; END IF;

  3. 所属分类：其它

    • 发布日期：2010-03-17
    • 文件大小：439
    • 提供者：dzddb

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 4位2进制全加器代码

  2. 用Verilog HDL 语言实现的4位全加器的代码 只是作为一个练习，有什么指教可以发邮件给我

  3. 所属分类：专业指导

    • 发布日期：2010-03-31
    • 文件大小：801
    • 提供者：gongzhitaao

  1. 4位全加器的VHDL设计及MAXPLUS仿真

  2. 用结构化描述风格设计的4位全加器，采用的是串行进位法。

  3. 所属分类：嵌入式

    • 发布日期：2010-04-30
    • 文件大小：65536
    • 提供者：bro_l

  1. 一位全加器的构成过程

  2. 一位全加器，本人处女作，呵呵，重载交流，按老师教的，先做个半加器，再组合成全加器，调试，分析时间延迟，如果谁有更好的，一定告诉我哦

  3. 所属分类：专业指导

    • 发布日期：2010-05-19
    • 文件大小：48128
    • 提供者：qushengqing

  1. 8位二进制全加器设计 杭州电子科技大学 EDA实验报告

  2. 8位二进制全加器设计 杭州电子科技大学 EDA实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-05-24
    • 文件大小：92160
    • 提供者：abc519516

  1. 全加器电路基于VHDL语言编写

  2. 全加器电路基于VHDL语言编写 全加器电路基于VHDL语言编写

  3. 所属分类：专业指导

    • 发布日期：2010-06-04
    • 文件大小：135168
    • 提供者：swp0314

  1. 实验1、1位全加器原理图输入设计

  2. 1.掌握全加器的工作原理； 2.掌握全加器的原理图输入设计方法； 3.学会MAX+PLUSII的时序波形仿真方法； 4.了解VHDL设计初步。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-07
    • 文件大小：115712
    • 提供者：huanghaoting

  1. EDA技术——全加器程序

  2. EDA技术——全加器程序（原理图+程序）

  3. 所属分类：专业指导

    • 发布日期：2010-06-15
    • 文件大小：248832
    • 提供者：slund
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