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搜索资源列表

  1. VHDL全加器原理图以及源程序

  2. VHDL全加器原理图以及源程序,使用Vhdl语言实现

  3. 所属分类：专业指导

    • 发布日期：2009-06-03
    • 文件大小：180224
    • 提供者：sunrier

  1. 组成原理课程设计（16位全加器电路的设计与实现）

  2. 是一篇关于计算机组成原理的课程设计论文， 关于16位全加器的分析和设计，可供参考

  3. 所属分类：专业指导

    • 发布日期：2009-09-10
    • 文件大小：493568
    • 提供者：naf0717

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 实验1、1位全加器原理图输入设计

  2. 1.掌握全加器的工作原理； 2.掌握全加器的原理图输入设计方法； 3.学会MAX+PLUSII的时序波形仿真方法； 4.了解VHDL设计初步。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-07
    • 文件大小：115712
    • 提供者：huanghaoting

  1. EDA技术——全加器程序

  2. EDA技术——全加器程序（原理图+程序）

  3. 所属分类：专业指导

    • 发布日期：2010-06-15
    • 文件大小：248832
    • 提供者：slund

  1. eda-四位全加器的程序

  2. 用原理图做的四位全加器，即用四个一位全加器弄起来的

  3. 所属分类：专业指导

    • 发布日期：2010-06-17
    • 文件大小：135168
    • 提供者：jiuwenlong0001

  1. 运用EDA设计全加器结构

  2. 此资源是计算机组成原理论文，运用EDA设计全加器结构的论文。

  3. 所属分类：专业指导

    • 发布日期：2010-06-30
    • 文件大小：515072
    • 提供者：feibao19880514

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. 用原理图输入法设计四位全加器实验

  2. 用原理图输入法设计四位全加器实验，用原理图输入法设计四位全加器实验

  3. 所属分类：专业指导

    • 发布日期：2011-10-01
    • 文件大小：125952
    • 提供者：liulu132

  1. 用原理图输入法设计四位全加器实验

  2. 用原理图输入法设计四位全加器实验 用原理图输入法设计四位全加器实验用原理图输入法设计四位全加器实验用原理图输入法设计四位全加器实验用原理图输入法设计四位全加器实验

  3. 所属分类：电信

    • 发布日期：2011-10-21
    • 文件大小：125952
    • 提供者：a379906516

  1. 用原理图输入法设计四位全加器实验

  2. 一位全加器 用原理图输入法设计四位全加器实验 一位全加器 用原理图输入法设计四位全加器实验 一位全加器 用原理图输入法设计四位全加器实验

  3. 所属分类：电信

    • 发布日期：2011-10-21
    • 文件大小：694272
    • 提供者：a379906516

  1. 计算机组成原理实验 全加器的设计

  2. 计算机组成原理实验二 一路 八路 全加器 里面有一路和八路全加器的设计源代码及所有文件

  3. 所属分类：硬件开发

    • 发布日期：2011-11-18
    • 文件大小：276480
    • 提供者：caonuoqi

  1. 二位全加器

  2. 二位全加器一位减法器、一位加法器的原理图输入和文本输入、编译校验及功能仿真

  3. 所属分类：其它

    • 发布日期：2012-10-29
    • 文件大小：21504
    • 提供者：a1138032

  1. 全加器设计

  2. 这是有关全加器VHDL代码设计，附加原理图和时序图

  3. 所属分类：其它

    • 发布日期：2013-12-10
    • 文件大小：109568
    • 提供者：xuyishihuanyan

  1. FPGA 八位全加器

  2. FPGA八位全加器 [02033001]1位全加器原理图输入设计(现代电子)

  3. 所属分类：硬件开发

    • 发布日期：2008-10-14
    • 文件大小：628736
    • 提供者：xuehui869

  1. 全加器仿真实验报告

  2. 全加器实验报告，有原理图和仿真结果

  3. 所属分类：硬件开发

    • 发布日期：2015-06-06
    • 文件大小：317440
    • 提供者：baidu_28269925

  1. 组成原理课程设计之十六位全加器

  2. 本课程设计关于十六位全加器，采用Max-plusII设计逻辑电路并且进行仿真。该课程设计压缩包里面除了拥有课程设计的所有报告文件外，还拥有由Max-plusII设计的各个部件的pdf。

  3. 所属分类：嵌入式

    • 发布日期：2009-03-13
    • 文件大小：392192
    • 提供者：antino

  1. 8位全加器的设计解析.pdf

  2. 8位全加器的设计解析.pdf

  3. 所属分类：专业指导

    • 发布日期：2020-07-02
    • 文件大小：2097152
    • 提供者：lx250212

  1. SRAMFPGAMuxTree结构模型的可容错全加器设计

  2. 摘要：在SRAM FPGA的MuxTree结构模型的基础上，进行了一个具有容错功能的一位全加器的设计和实现。文中介绍了MuxTree结构模型的原理，并给出了基于该结构模型容错全加器的设计过程及系统逻辑构成。同时，对该容错系统进行了功能和时序仿真，验证了MuxTree结构容错系统的可行性。 关键词：MuxTree；全加器；容错系统 中图分类号：TP302 文献标识码：A 文章编号：1003-353X(2003)05-0061-04 1 MuxTree结构模型的原理 MuxTree

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：81920
    • 提供者：weixin_38738783
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