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搜索资源列表

  1. VHDL全加器原理图以及源程序

  2. VHDL全加器原理图以及源程序,使用Vhdl语言实现

  3. 所属分类：专业指导

    • 发布日期：2009-06-03
    • 文件大小：180224
    • 提供者：sunrier

  1. 组成原理课程设计（16位全加器）

  2. 是关于计算机组成原理的课程设计， 有论文，有截图，有实验结果

  3. 所属分类：专业指导

    • 发布日期：2009-09-11
    • 文件大小：657408
    • 提供者：naf0717

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 实验1、1位全加器原理图输入设计

  2. 1.掌握全加器的工作原理； 2.掌握全加器的原理图输入设计方法； 3.学会MAX+PLUSII的时序波形仿真方法； 4.了解VHDL设计初步。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-07
    • 文件大小：115712
    • 提供者：huanghaoting

  1. EDA技术——全加器程序

  2. EDA技术——全加器程序（原理图+程序）

  3. 所属分类：专业指导

    • 发布日期：2010-06-15
    • 文件大小：248832
    • 提供者：slund

  1. eda-四位全加器的程序

  2. 用原理图做的四位全加器，即用四个一位全加器弄起来的

  3. 所属分类：专业指导

    • 发布日期：2010-06-17
    • 文件大小：135168
    • 提供者：jiuwenlong0001

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. EDA技术 实验报告

  2. 实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

  3. 所属分类：硬件开发

    • 发布日期：2010-12-25
    • 文件大小：448512
    • 提供者：inmyeye

  1. 第四章_原理图输入方法.ppt

  2. 4-1. 用原理图输入法设计8位全加器 (1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

  3. 所属分类：嵌入式

    • 发布日期：2011-03-12
    • 文件大小：506880
    • 提供者：v_the

  1. EDA技术实验教案（全加器。十进制频率计。数字秒表。。。}

  2. EDA技术实验教案 实验一　1位全加器原理图输入设计 实验五　4位十进制频率计VHDL文本输入设计 实验七　数字秒表VHDL文本输入设计 实验八　 交通灯信号控制器VHDL文本输入设计

  3. 所属分类：专业指导

    • 发布日期：2011-06-05
    • 文件大小：640000
    • 提供者：shzhf0824

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. 用原理图输入法设计四位全加器实验

  2. 用原理图输入法设计四位全加器实验，用原理图输入法设计四位全加器实验

  3. 所属分类：专业指导

    • 发布日期：2011-10-01
    • 文件大小：125952
    • 提供者：liulu132

  1. 用原理图输入法设计四位全加器实验

  2. 用原理图输入法设计四位全加器实验 用原理图输入法设计四位全加器实验用原理图输入法设计四位全加器实验用原理图输入法设计四位全加器实验用原理图输入法设计四位全加器实验

  3. 所属分类：电信

    • 发布日期：2011-10-21
    • 文件大小：125952
    • 提供者：a379906516

  1. 用原理图输入法设计四位全加器实验

  2. 一位全加器 用原理图输入法设计四位全加器实验 一位全加器 用原理图输入法设计四位全加器实验 一位全加器 用原理图输入法设计四位全加器实验

  3. 所属分类：电信

    • 发布日期：2011-10-21
    • 文件大小：694272
    • 提供者：a379906516

  1. 二位全加器

  2. 二位全加器一位减法器、一位加法器的原理图输入和文本输入、编译校验及功能仿真

  3. 所属分类：其它

    • 发布日期：2012-10-29
    • 文件大小：21504
    • 提供者：a1138032

  1. 全加器设计

  2. 这是有关全加器VHDL代码设计，附加原理图和时序图

  3. 所属分类：其它

    • 发布日期：2013-12-10
    • 文件大小：109568
    • 提供者：xuyishihuanyan

  1. FPGA 八位全加器

  2. FPGA八位全加器 [02033001]1位全加器原理图输入设计(现代电子)

  3. 所属分类：硬件开发

    • 发布日期：2008-10-14
    • 文件大小：628736
    • 提供者：xuehui869

  1. 全加器仿真实验报告

  2. 全加器实验报告，有原理图和仿真结果

  3. 所属分类：硬件开发

    • 发布日期：2015-06-06
    • 文件大小：317440
    • 提供者：baidu_28269925

  1. SRAMFPGAMuxTree结构模型的可容错全加器设计

  2. 摘要：在SRAM FPGA的MuxTree结构模型的基础上，进行了一个具有容错功能的一位全加器的设计和实现。文中介绍了MuxTree结构模型的原理，并给出了基于该结构模型容错全加器的设计过程及系统逻辑构成。同时，对该容错系统进行了功能和时序仿真，验证了MuxTree结构容错系统的可行性。 关键词：MuxTree；全加器；容错系统 中图分类号：TP302 文献标识码：A 文章编号：1003-353X(2003)05-0061-04 1 MuxTree结构模型的原理 MuxTree

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：81920
    • 提供者：weixin_38738783
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