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搜索资源列表

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 8位二进制全加器设计 杭州电子科技大学 EDA实验报告

  2. 8位二进制全加器设计 杭州电子科技大学 EDA实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-05-24
    • 文件大小：92160
    • 提供者：abc519516

  1. VHDL 一位全加器

  2. EDA技术与VHDL 实验一 一位全加器，含完整实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-06-08
    • 文件大小：72704
    • 提供者：zhixin__3022

  1. EDA实验报告_序列检测器__七段数码显示译码__数控分频_全加器

  2. EDA实验报告_序列检测器__七段数码显示译码__数控分频_全加器

  3. 所属分类：专业指导

    • 发布日期：2010-12-11
    • 文件大小：1048576
    • 提供者：lapter123456

  1. EDA技术 实验报告

  2. 实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

  3. 所属分类：硬件开发

    • 发布日期：2010-12-25
    • 文件大小：448512
    • 提供者：inmyeye

  1. 数字电路 全加器 全加器

  2. 相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。全加器的逻辑表达式为： 它有三个输入端An、Bn、Cn-1。Cn-1为低位来的进位输入端，两个输入端Cn、Sn。两个多位数相加时每一位都是带进位相加，所以必须用全加器。这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。 全加器除完成加法运算以外，还可用来

  3. 所属分类：专业指导

    • 发布日期：2011-04-17
    • 文件大小：135168
    • 提供者：zzb13425138525

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. EDA实验报告

  2. EDA的各种基本实验，，计数器，全加器，译码器等，用来方便大家。

  3. 所属分类：嵌入式

    • 发布日期：2011-12-22
    • 文件大小：746496
    • 提供者：itxiaozibupaku

  1. EDA实验报告

  2. 4位全加器，组合电路VHDL描述，，七段数码显示译码器设计， 数控分频器的设计等

  3. 所属分类：PHP

    • 发布日期：2012-01-07
    • 文件大小：664576
    • 提供者：h19923525l

  1. 数电实验报告

  2. 西电数电实验 1、数字逻辑电路实验板 1块 2、74HC(LS)00（四二输入与非门） 1片 3、74HC(LS)86（四二输入异或门） 1片 4、74HC(LS)153（双四选一数据选择器） 1片 5、74HC(LS)283（4位二进制全加器） 1片

  3. 所属分类：专业指导

    • 发布日期：2012-04-14
    • 文件大小：338944
    • 提供者：cs50dn19hy

  1. EDA技术实验报告（多个实验）

  2. EDA技术课程期末实验汇总。内有全加器的设计、含异步清0和同步时钟使能的十进制计数器、秒表的设计，以及序列检测器、数字频率计的设计。并有详细的VHDL语言代码，结构原理图，波形仿真图。

  3. 所属分类：嵌入式

    • 发布日期：2012-10-24
    • 文件大小：651264
    • 提供者：ning_dashuai

  1. 实验报告四位全加器

  2. 实验报告四位全加器

  3. 所属分类：其它

    • 发布日期：2012-12-27
    • 文件大小：830464
    • 提供者：shuaipizi

  1. 硬件描述言四位全机器

  2. 详细的vhdl语言编写的四位全机器实验报告 已经经过测试，可放心使用。

  3. 所属分类：嵌入式

    • 发布日期：2013-04-10
    • 文件大小：25600
    • 提供者：zhangmin19921

  1. 硬件描述语言实验四位全加器

  2. 这是硬件描述语言全加器的实验报告 赢了结构化描述方式，已在电脑上验证过，可放心使用。

  3. 所属分类：嵌入式

    • 发布日期：2013-04-11
    • 文件大小：955
    • 提供者：zhangmin19921

  1. 硬件描述语言四位全加器

  2. 这是硬件描述语言四位全加器的实验报告 用了行为描述方式，已在电脑上验证，可放心使用

  3. 所属分类：电信

    • 发布日期：2013-04-11
    • 文件大小：820
    • 提供者：zhangmin19921

  1. 全加器实验报告

  2. eda 实验报告 与全加器有关的。主要讲述了eda实验中全加器的设计，包括了硬件接口的选择。

  3. 所属分类：专业指导

    • 发布日期：2013-10-12
    • 文件大小：146432
    • 提供者：ly574605863

  1. 北邮大二下数电VHDL实验报告

  2. 1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信

  3. 所属分类：硬件开发

    • 发布日期：2013-10-19
    • 文件大小：567296
    • 提供者：u011370608

  1. 四位全加器

  2. 四位全加器，EDA实验报告，文中有详细的实现过程以及仿真结果

  3. 所属分类：硬件开发

    • 发布日期：2014-03-25
    • 文件大小：624640
    • 提供者：u013889342

  1. 全加器仿真实验报告

  2. 全加器实验报告，有原理图和仿真结果

  3. 所属分类：硬件开发

    • 发布日期：2015-06-06
    • 文件大小：317440
    • 提供者：baidu_28269925

  1. 数字电路 全加器实验报告（含实物接线图以及手绘接线图）

  2. 大学课程：数字电路 全加器实验报告（含实物接线图以及手绘接线图）

  3. 所属分类：硬件开发

    • 发布日期：2019-03-26
    • 文件大小：1048576
    • 提供者：amycarter
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