注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 组成原理课程设计（16位全加器电路的设计与实现）

  2. 是一篇关于计算机组成原理的课程设计论文， 关于16位全加器的分析和设计，可供参考

  3. 所属分类：专业指导

    • 发布日期：2009-09-10
    • 文件大小：493568
    • 提供者：naf0717

  1. 全加器电路基于VHDL语言编写

  2. 全加器电路基于VHDL语言编写 全加器电路基于VHDL语言编写

  3. 所属分类：专业指导

    • 发布日期：2010-06-04
    • 文件大小：135168
    • 提供者：swp0314

  1. 在MAX+PLUS II中，采用LPM图元设计一个4-16译码器，采用基本门电路设计一个一位的全加器

  2. 1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真，验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：64512
    • 提供者：bi_qianyu

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. 全加器电路设计的VHDL语言

  2. EDA实验——全加器电路设计的VHDL语言源程序

  3. 所属分类：专业指导

    • 发布日期：2010-12-30
    • 文件大小：114688
    • 提供者：GanYanlei

  1. 数字电路 全加器 全加器

  2. 相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。全加器的逻辑表达式为： 它有三个输入端An、Bn、Cn-1。Cn-1为低位来的进位输入端，两个输入端Cn、Sn。两个多位数相加时每一位都是带进位相加，所以必须用全加器。这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。 全加器除完成加法运算以外，还可用来

  3. 所属分类：专业指导

    • 发布日期：2011-04-17
    • 文件大小：135168
    • 提供者：zzb13425138525

  1. 数字逻辑实验一位全加器

  2. 实验名称：一位全加器（综合验证性） 一、目的与要求 1、熟悉组合逻辑电路，通过用门电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念，组合逻辑电路的结构。 2、通过用门电路构成一位全加器组合逻辑电路。能够正确构成的一位全加器组合逻辑电路。

  3. 所属分类：专业指导

    • 发布日期：2011-12-23
    • 文件大小：164864
    • 提供者：lonlyboy123

  1. VLSI数字电路0.18um工艺全加器设计

  2. 全加器是算术运算电路运算中的基本单元，也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情况下，我们采用两种结构构成全加器电路，一种是由两个半加器组成，另一种为镜像结构。本文主要介绍一个镜象结构电路的一位全加器的设计，包括电路图，基于0.18CMOS工艺的版图，以及前端网表的仿真，后端版图的验证结果。

  3. 所属分类：嵌入式

    • 发布日期：2014-03-27
    • 文件大小：1000448
    • 提供者：asdfasd242

  1. multisim全加器的设计

  2. multisim全加器的设计仿真，通过软件实现数字电路的设计。

  3. 所属分类：嵌入式

    • 发布日期：2008-11-07
    • 文件大小：49152
    • 提供者：canky

  1. 组成原理课程设计之十六位全加器

  2. 本课程设计关于十六位全加器，采用Max-plusII设计逻辑电路并且进行仿真。该课程设计压缩包里面除了拥有课程设计的所有报告文件外，还拥有由Max-plusII设计的各个部件的pdf。

  3. 所属分类：嵌入式

    • 发布日期：2009-03-13
    • 文件大小：392192
    • 提供者：antino

  1. 一种低功耗全加器设计

  2. 全加器是逻辑控制、数值运算等需要进行大量的乘、加运算的部件的最基本单元,快速和低功耗设计一直都是集成电路设计的研究热点。在对现有全加器电路研究分析的基础上,提出一种基于多数决定函数和标准逻辑门电路的低功耗全加器设计。仿真结果表明,提出的电路在功耗和功耗延迟积的性能方面都有所提高。

  3. 所属分类：其它

    • 发布日期：2020-06-03
    • 文件大小：217088
    • 提供者：weixin_38718262

  1. proteus8.6：译码器74LS138和门电路设计一个全加器

  2. proteus8.6：译码器74LS138和门电路设计一个全加器 全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-01
    • 文件大小：7168
    • 提供者：weixin_43965339

  1. 16位全加器电路的设计与实验

  2. 16位全加器电路的设计与实验课程设计报告书.

  3. 所属分类：专业指导

    • 发布日期：2010-12-23
    • 文件大小：103424
    • 提供者：a286520810

  1. 16位全加器电路的设计与实现(课程设计)

  2. 16位全加器电路的设计与实现(课程设计)

  3. 所属分类：专业指导

    • 发布日期：2010-07-01
    • 文件大小：392192
    • 提供者：zysq123

  1. 16位全加器电路的设计与实现(课程设计)

  2. 16位全加器电路的设计与实现(课程设计)，希望能给大家带来方便，

  3. 所属分类：专业指导

    • 发布日期：2010-06-29
    • 文件大小：258048
    • 提供者：yy1989sg

  1. 如何用74HC138译码器设计一个全加器？

  2. 本文主要介绍关于74HC138设计全加器电路过程详解。

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：174080
    • 提供者：weixin_38552083

  1. 两个半加器组成全加器

  2. 用门电路实现两个二进数相加并求出和的组合线路，称为一个全加器。

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：29696
    • 提供者：weixin_38612648

  1. 基于多数决定逻辑门的全加器电路设计

  2. 提出一种低功耗的仅用输入电容和CMOS反向器实现的一位全加器电路设计。该电路仅用了6个管子，从而达到降低功耗的目的。较少的管子、工作于极低电源电压以及短路电流的消除是该全加器3个主要特征。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：176128
    • 提供者：weixin_38736018

  1. 一种基于多数决定逻辑门的低功耗全加器设计与应用

  2. O 引言 　　加法运算是算术运算中最基本的运算，都是二进制的加法，就算是减法、乘法、除法等等都是转化为加法，都是基于二进制的换算算法的 　　对于全加器结构的研究，国内外有许多相关报道，大多数研究致力于提高全加器的速度和降低其功耗。由于传输门具有很强的逻辑功能，且输入电容小，因而用传输门实现的全加器速度快，且结构简单。采用传输门实现的全加器比组合门实现的全加器电路要简单。 　　结合上面的讨论，提出一种结构更加简单，性能更好的加法器单元电路，它仅由输入电容和CMOS反向器组成，而且通过电路简化

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：137216
    • 提供者：weixin_38666230

  1. 基于多数决定逻辑门的低功耗全加器设计

  2. 全加器是算术运算的基本单元，提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计，然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成，较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器，用PSpice进行了晶体管级模拟。结果显示，这种新的全加器能正确完成加法器的逻辑功能。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：175104
    • 提供者：weixin_38735887
« 12 3 4 5 6 7 8 9 10 ... 14 »