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数字逻辑_4位全加器课程设计
全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机,然而对于快速正确的加法器的设计是相当的重要的,所以在这次课程设计我选择对全加器的设计与实现。 一个器件需要进一步的更新换代,在我所学的知识领域里面,我认为应该需要两个方面,一个是设计,有一个好的设计,它就像一种需求一样,即使这种设计在实际上暂时无法得到应用,但是,在一定时期以后,它是可以实现的。另一个是工艺,对于一个好的设计,由于工艺还没有达到那个水平没法进行对好的设计的实现。所以在这次我使用我所学过的知识进行对这个16位全加器进行设
所属分类:
专业指导
发布日期:2009-05-19
文件大小:285696
提供者:
zhaojinghls0619
组成原理课程设计(16位全加器电路的设计与实现)
是一篇关于计算机组成原理的课程设计论文, 关于16位全加器的分析和设计,可供参考
所属分类:
专业指导
发布日期:2009-09-10
文件大小:493568
提供者:
naf0717
用原理图输入法设计8位全加器
一个八位全加器可以有7个1位全加器和1个半加器构成,加法器间的进位可以串行的方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。
所属分类:
专业指导
发布日期:2009-11-17
文件大小:578560
提供者:
tzd529585047
EDA一位全加器的设计步骤
一位全加器的设计步骤 有详细的图解 欢迎下载分享
所属分类:
专业指导
发布日期:2009-12-25
文件大小:1048576
提供者:
dinglina777
VHDL 原理图编辑8位全加器实验报告
VHDL原理图编辑,从半加器到1位全加器,在到8位全加器,详尽设计流程,包括原理图,仿真图形,波形分析,实验总结与体会
所属分类:
嵌入式
发布日期:2010-03-19
文件大小:891904
提供者:
qiuanchong
8位二进制全加器设计 杭州电子科技大学 EDA实验报告
8位二进制全加器设计 杭州电子科技大学 EDA实验报告
所属分类:
专业指导
发布日期:2010-05-24
文件大小:92160
提供者:
abc519516
基于eda设计的全加器
基于eda的全加器设计,编写,仿真;可直接下载使用,欢迎您的下载。
所属分类:
嵌入式
发布日期:2010-06-23
文件大小:949
提供者:
mashaofeng123
用一位全加器设计一个四位的加法器
它是基于EDA MAX+plus 集成环境下,全加器的设计用一位全加器来设计四位全加器
所属分类:
数据库
发布日期:2011-03-22
文件大小:6144
提供者:
fzqy4700
用一位全加器设计一个四位的加法器
用一位全加器设计一个四位的加法器 用一位全加器设计一个四位的加法器
所属分类:
其它
发布日期:2011-11-27
文件大小:859136
提供者:
xhh7775808
全加器设计
这是有关全加器VHDL代码设计,附加原理图和时序图
所属分类:
其它
发布日期:2013-12-10
文件大小:109568
提供者:
xuyishihuanyan
VLSI数字电路0.18um工艺全加器设计
全加器是算术运算电路运算中的基本单元,也是构成多位加法器的基本单元,介于加法器在算术运算电路当中的重要作用,使得全加器的设计显得十分重要。通常情况下,我们采用两种结构构成全加器电路,一种是由两个半加器组成,另一种为镜像结构。本文主要介绍一个镜象结构电路的一位全加器的设计,包括电路图,基于0.18CMOS工艺的版图,以及前端网表的仿真,后端版图的验证结果。
所属分类:
嵌入式
发布日期:2014-03-27
文件大小:1000448
提供者:
asdfasd242
EDA实验全加器设计程序,已通过
EDA实验 全加器设计 大学 EDA实验全加器设计程序,已通过
所属分类:
C/C++
发布日期:2014-12-11
文件大小:287744
提供者:
baidu_24130311
全加器设计与实现
8位全加器设计与实现,自己编写的。而且步骤齐全,易懂。
所属分类:
其它
发布日期:2015-06-19
文件大小:860160
提供者:
aduansiyu
一种低功耗全加器设计
全加器是逻辑控制、数值运算等需要进行大量的乘、加运算的部件的最基本单元,快速和低功耗设计一直都是集成电路设计的研究热点。在对现有全加器电路研究分析的基础上,提出一种基于多数决定函数和标准逻辑门电路的低功耗全加器设计。仿真结果表明,提出的电路在功耗和功耗延迟积的性能方面都有所提高。
所属分类:
其它
发布日期:2020-06-03
文件大小:217088
提供者:
weixin_38718262
基于Verilog语言设计32位全加器
基于Verilog语言设计的电路。基于Verilog设计一个32位全加器,这个32位全加器是基于8位全加器、4位全加器设计的。
所属分类:
其它
发布日期:2020-08-05
文件大小:444
提供者:
yixiaoyaobd
基于Verilog设计8位全加器
基于Verilog语言设计的电路。基于Verilog设计一个8位全加器,这个8位全加器是基于4位全加器设计的,也是32位全加器的组成部分
所属分类:
其它
发布日期:2020-08-05
文件大小:265
提供者:
yixiaoyaobd
基于Verilog语言,使用数据流级完成4位全加器设计。
基于Verilog语言,使用数据流级完成4位全加器设计。数据流设计是一种常见的设计方式,这个是设计8位全加器的基础。这个希望有用。
所属分类:
其它
发布日期:2020-08-05
文件大小:142
提供者:
yixiaoyaobd
一种基于多数决定逻辑门的低功耗全加器设计与应用
O 引言 加法运算是算术运算中最基本的运算,都是二进制的加法,就算是减法、乘法、除法等等都是转化为加法,都是基于二进制的换算算法的 对于全加器结构的研究,国内外有许多相关报道,大多数研究致力于提高全加器的速度和降低其功耗。由于传输门具有很强的逻辑功能,且输入电容小,因而用传输门实现的全加器速度快,且结构简单。采用传输门实现的全加器比组合门实现的全加器电路要简单。 结合上面的讨论,提出一种结构更加简单,性能更好的加法器单元电路,它仅由输入电容和CMOS反向器组成,而且通过电路简化
所属分类:
其它
发布日期:2020-10-23
文件大小:137216
提供者:
weixin_38666230
基于多数决定逻辑门的低功耗全加器设计
全加器是算术运算的基本单元,提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计,然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成,较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器,用PSpice进行了晶体管级模拟。结果显示,这种新的全加器能正确完成加法器的逻辑功能。
所属分类:
其它
发布日期:2020-10-25
文件大小:175104
提供者:
weixin_38735887
SRAMFPGAMuxTree结构模型的可容错全加器设计
摘要:在SRAM FPGA的MuxTree结构模型的基础上,进行了一个具有容错功能的一位全加器的设计和实现。文中介绍了MuxTree结构模型的原理,并给出了基于该结构模型容错全加器的设计过程及系统逻辑构成。同时,对该容错系统进行了功能和时序仿真,验证了MuxTree结构容错系统的可行性。 关键词:MuxTree;全加器;容错系统 中图分类号:TP302 文献标识码:A 文章编号:1003-353X(2003)05-0061-04 1 MuxTree结构模型的原理 MuxTree
所属分类:
其它
发布日期:2020-12-08
文件大小:81920
提供者:
weixin_38738783
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