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搜索资源列表

  1. vhdl试验（全加器、频率计、计数器、优先编码器、触发器、状态机、数据选择器、数码管扫描）

  2. vhdl试验（全加器、频率计、计数器、优先编码器、触发器、状态机、数据选择器、数码管扫描）

  3. 所属分类：专业指导

    • 发布日期：2009-05-18
    • 文件大小：889856
    • 提供者：mbstorm

  1. VHDL全加器原理图以及源程序

  2. VHDL全加器原理图以及源程序,使用Vhdl语言实现

  3. 所属分类：专业指导

    • 发布日期：2009-06-03
    • 文件大小：180224
    • 提供者：sunrier

  1. 全加器VHDL 元件例化语句实现

  2. 全加器VHDL 元件例化语句实现全加器VHDL 元件例化语句实现

  3. 所属分类：其它

    • 发布日期：2009-06-20
    • 文件大小：95232
    • 提供者：ffgy5731

  1. 1位全加器vhdl的全方式描述

  2. vhdl 一位全加器 行为描述 数据流描述 结构描述

  3. 所属分类：专业指导

    • 发布日期：2009-10-28
    • 文件大小：1024
    • 提供者：wxz87

  1. vhdl源文件4位全加器

  2. 4位全加器vhdl源文件，VHD形式的文件，用quartusII编译

  3. 所属分类：专业指导

    • 发布日期：2009-12-08
    • 文件大小：498
    • 提供者：JIONGKEZI

  1. vhdl语言 全加器

  2. 全加器的逻辑表达式 S=A⊕B⊕Cin Co=（A⊕B）Cin +AB

  3. 所属分类：专业指导

    • 发布日期：2009-12-12
    • 文件大小：21504
    • 提供者：j88571152

  1. 二进制全加器的VHDL代码编程

  2. 用于EDA课程的二进制全加器编程，用的是VHDL语言

  3. 所属分类：专业指导

    • 发布日期：2010-01-11
    • 文件大小：24576
    • 提供者：LXLFYYDH

  1. vhdl程序有关全加器

  2. 利用半加器生成全加器，再构成四位加法器 IF (CLK'EVENT AND CLK='1') THEN IF NUM=3 THEN NUM<=0; ELSE NUM<=NUM+1; END IF;

  3. 所属分类：其它

    • 发布日期：2010-03-17
    • 文件大小：439
    • 提供者：dzddb

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 4位全加器的VHDL设计及MAXPLUS仿真

  2. 用结构化描述风格设计的4位全加器，采用的是串行进位法。

  3. 所属分类：嵌入式

    • 发布日期：2010-04-30
    • 文件大小：65536
    • 提供者：bro_l

  1. 全加器电路基于VHDL语言编写

  2. 全加器电路基于VHDL语言编写 全加器电路基于VHDL语言编写

  3. 所属分类：专业指导

    • 发布日期：2010-06-04
    • 文件大小：135168
    • 提供者：swp0314

  1. 实验1、1位全加器原理图输入设计

  2. 1.掌握全加器的工作原理； 2.掌握全加器的原理图输入设计方法； 3.学会MAX+PLUSII的时序波形仿真方法； 4.了解VHDL设计初步。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-07
    • 文件大小：115712
    • 提供者：huanghaoting

  1. 半加器与全加器（VHDL语言）

  2. VHDL语言 半加器多种设计 半加器全加器对比

  3. 所属分类：专业指导

    • 发布日期：2010-11-10
    • 文件大小：488448
    • 提供者：oykwelcome

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. 四位全加器VHDL代码

  2. 四位全加器Verilog码，这是在学校做实训的时候弄的，用Quartus软件仿真什么的，没问题......

  3. 所属分类：嵌入式

    • 发布日期：2010-11-25
    • 文件大小：512
    • 提供者：yw594596303

  1. 全加器电路设计的VHDL语言

  2. EDA实验——全加器电路设计的VHDL语言源程序

  3. 所属分类：专业指导

    • 发布日期：2010-12-30
    • 文件大小：114688
    • 提供者：GanYanlei

  1. 数电实验——一位全加器源代码（VHDL）

  2. 数电实验——一位全加器源代码（VHDL）

  3. 所属分类：专业指导

    • 发布日期：2011-01-06
    • 文件大小：374
    • 提供者：sd501

  1. 使用一位全加器做四位全加器

  2. 使用VHDL编写一位全加器，再使用一位全加器做成四位全加器的代码

  3. 所属分类：专业指导

    • 发布日期：2011-11-22
    • 文件大小：953
    • 提供者：langwaipo88

  1. 全加器vhdl

  2. vhdl小程序 全加器

  3. 所属分类：专业指导

    • 发布日期：2008-07-13
    • 文件大小：535
    • 提供者：richievhdl

  1. 全加器设计

  2. 这是有关全加器VHDL代码设计，附加原理图和时序图

  3. 所属分类：其它

    • 发布日期：2013-12-10
    • 文件大小：109568
    • 提供者：xuyishihuanyan
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