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搜索资源 - 关于verilog的一些课内实验有序列检测器等等
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verilog课内实验程序
1、 设计一个“10010”的序列监测器 2、 设计它的激励模块,选择适当的激励条件来验证激励。 3、 进一步熟悉ModelSim软件的功能。 1、 状态化简; 2、 状态编码; 3、 描述状态机; 1、使用bufif0和bufif1设计一个二选一多路选择器; 2、在设计完成后,写出激励模块对其进行仿真 。 1、编辑一个数据比较器,实现比较两个数大小的功能; 2、在设计完成后,写出激励模块对其进行仿真 。 1、 用函数设计一个实现8位ALU功能的函数,并熟悉条件语句,多分支语句的应用。 2、
所属分类:
嵌入式
发布日期:2009-01-01
文件大小:325632
提供者:
changchengjuan