注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于VHDL的带符号减法器

  2. 基于VHDL的带符号减法器基于VHDL的带符号减法器基于VHDL的带符号减法器

  3. 所属分类：其它

    • 发布日期：2010-05-04
    • 文件大小：335
    • 提供者：zhubalazhubal

  1. 运算放大器信号运算电路 加法器 减法器等.doc

  2. 运算放大器信号运算电路 加法器 减法器等.doc 自己找的 还不错，适合长时间没看模电，又要找工作笔试的。

  3. 所属分类：专业指导

    • 发布日期：2010-07-15
    • 文件大小：168960
    • 提供者：open1058

  1. 基于FPGA设计的60进制减法器VHDL语言

  2. 基于FPGA设计的60进制减法器VHDL语言

  3. 所属分类：硬件开发

    • 发布日期：2012-10-28
    • 文件大小：2097152
    • 提供者：wuwen382723881

  1. 32位浮点数加法器verilog

  2. 32位浮点数加法器 也算是减法器 其中32位浮点数用的是IEEE 754标准表示的 根据别人的改写的 有问题欢迎大家指出 信号定义不是很完整 verilog编写的

  3. 所属分类：嵌入式

    • 发布日期：2012-12-14
    • 文件大小：4096
    • 提供者：chabu

  1. verilog 编写的32位加减法器

  2. 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1048576
    • 提供者：feng37140122

  1. 用于FPGA的加减法器

  2. 用于FPGA的加减法器，可以进行加减法当输入为0时为加法反之为减发

  3. 所属分类：数据库

    • 发布日期：2013-11-08
    • 文件大小：290
    • 提供者：u012763930

  1. VERILOG实现的 超前进位加减法器

  2. VERILOG实现的 超前进位加减法器 速度较快

  3. 所属分类：硬件开发

    • 发布日期：2013-12-08
    • 文件大小：180224
    • 提供者：pkyou81

  1. quarters ii中的减法器的仿真程序

  2. quarters ii中的减法器的仿真程序

  3. 所属分类：其它

    • 发布日期：2014-02-26
    • 文件大小：313344
    • 提供者：u013775678

  1. VHDL实现的减法器

  2. 减法器由VHDL实现由加法器实现，带有仿真波形等等

  3. 所属分类：硬件开发

    • 发布日期：2014-03-11
    • 文件大小：311296
    • 提供者：z893018902

  1. to_faddsub32

  2. 在学习《自己设计制作CPU与单片机》这本书时，根据书中的线索在quartus II 13.1下斗出来的32位限位浮点数的加减法器。

  3. 所属分类：嵌入式

    • 发布日期：2015-07-10
    • 文件大小：8388608
    • 提供者：misskissc

  1. 四位补码加法和减法器（含有设置溢出位和进位）

  2. 用verilog语言编写的补码加减法器，其中三位数值为，一位符号位。

  3. 所属分类：专业指导

    • 发布日期：2009-03-24
    • 文件大小：606
    • 提供者：zhang994125301

  1. 设计实现一个加/减法器

  2. 设计实现一个加/减法器，该电路在M控制下进行加、减运算。当M=0时，实现全加器功能；当M=1时，实现全加器功能。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-14
    • 文件大小：65536
    • 提供者：bo123_

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983

  1. 数字电路加减法器

  2. 1. 实验目的: (1) 学习二进制加/减法器运算器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用结构建模方法来实现加减法器. (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：289792
    • 提供者：bernicechl

  1. 1.8位可控加减法器.jpg

  2. 运算器实验 8位可控加减法器 sub=0时表示加法，否则减法 我们可以用8个一位全加器串行进位实现8位加法 如果要做减法就加上减数的补码，这里的补码可以按位取反（即异或1），再最低位加1（即最低位给一个进位信号）

  3. 所属分类：数据库

    • 发布日期：2020-04-22
    • 文件大小：99328
    • 提供者：weixin_45242355

  1. 16bit加法器减法器设计.zip

  2. Hdu计组 Verilog实验二16位超前进位加法器减法器。希望能帮到大家的实验。

  3. 所属分类：互联网

    • 发布日期：2020-04-13
    • 文件大小：229376
    • 提供者：weixin_44871778

  1. 32位减法器.rar

  2. 内含32位，8位减法器的vhd代码文件，和验证32位减法器设计正确的波形图的vwf文件，做实验时在网上搜了很久都没搜到用vhdl做的32位减法器，这些都是刚做完实验的验证过的，应该没有问题

  3. 所属分类：专业指导

    • 发布日期：2020-05-29
    • 文件大小：4096
    • 提供者：zyNTXZ

  1. 三款减法器电路图分享

  2. 通用减法器电路

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：98304
    • 提供者：weixin_38499553

  1. VHDL 八位二进制数减法器

  2. 本文主要给出VHDL八位二进制数减法器不带符号和带符号的两个程序。

  3. 所属分类：其它

    • 发布日期：2020-07-26
    • 文件大小：23552
    • 提供者：weixin_38536841

  1. generic_full_adder_and_subtractor:SystemVerilog中的通用全加法器和减法器-源码

  2. SystemVerilog中的n位全加法器和减法器

  3. 所属分类：其它

    • 发布日期：2021-03-21
    • 文件大小：2048
    • 提供者：weixin_42169971
« 12 3 4 5 6 7 8 »