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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. FPGA小程序（各种基本的译码器、加、减法计数器，自动售货机等等……）

  2. 大三那年学习了EDA这门课程，现在想想还真挺有意思的，把当初自己写过的东西拿出来分享一下……

  3. 所属分类：硬件开发

    • 发布日期：2009-09-17
    • 文件大小：11264
    • 提供者：wumingxing0228

  1. 数电课程设计（十三进制同步减法计数器和串行序列信号检测器）

  2. 很好的数电课程设计：内容有：十三进制同步减法计数器，串行序列信号检测器，六进制同步加法计数器。设计准确。希望对课设的朋友有帮助。

  3. 所属分类：专业指导

    • 发布日期：2009-10-29
    • 文件大小：357376
    • 提供者：guodongwuyu

  1. 各种计数器设计电路、原理、时序

  2. 1．异步二进制加法计数器 2．异步二进制减法计数器 3．D触发器组成异步计数器 4．其它进制异步计数器 5．同步计数器 6．集成计数器

  3. 所属分类：专业指导

    • 发布日期：2009-11-28
    • 文件大小：209920
    • 提供者：zgrwei

  1. 计数器实验 192 390 161

  2. 计数器实验，包含192 390 161 加法，减法计数器实验，以及49，60，100进制计数器

  3. 所属分类：C/C++

    • 发布日期：2009-12-15
    • 文件大小：638976
    • 提供者：huoyuanwei

  1. 一元稀疏多项式简单计数器

  2. 数据结构关于一元稀疏多项式简单计数器的课程设计完整版~含有加法跟减法~

  3. 所属分类：其它

    • 发布日期：2010-01-04
    • 文件大小：99328
    • 提供者：wangshang12

  1. 在MAX+PLUS II中，使用图形编辑器设计一个3位的十进制加法计数器，使用VHDL语言设计一个D触发器

  2. 1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。器件设定为EPM7128LC84-6。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。进行波形仿真，验证功能正确。分析此电路的最高计数频率。 2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。 3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。命名为xxxdff.vhd，仿真验证。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：167936
    • 提供者：bi_qianyu

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 带异步复位和计数使能控制的8位二进制减法计数器设计

  2. 带异步复位和计数使能控制的8位二进制减法计数器设计 带异步复位和计数使能控制的8位二进制减法计数器设计

  3. 所属分类：电信

    • 发布日期：2011-07-02
    • 文件大小：724992
    • 提供者：keep007

  1. Mutisim课程设计

  2. 减法计数器 1.了解数字系统设计原理及方法。2.熟悉Xillinx ISE仿真环境及VHDL下载。3. 熟悉Mutisim仿真环境。4设计实现（四位二进制减法计数器（缺0011,0100,0101,0110））。

  3. 所属分类：3G/移动开发

    • 发布日期：2013-06-30
    • 文件大小：1048576
    • 提供者：lsxj1450121080

  1. 四位二进制减法计数器

  2. 四位二进制减法计数器 电子计数器电路仿真

  3. 所属分类：教育

    • 发布日期：2013-12-25
    • 文件大小：155648
    • 提供者：u011915226

  1. 数电课程设计-四位二进制减法计数器

  2. 数字电子技术课程设计。数电课程设计-四位二进制减法计数器目录：一.课程设目的 1 二.课设题目实现框图 1 2 三.实现过程 1 3 1.VHDL 1 13 1.1建立工程 1 13 1.2VHDL源程序 6 3 1.3编译及仿真过程 8 3 1.4引脚锁定及下载 11 3 1.5仿真结果分析 11 3 2.电路设计 12 5 2.1设计原理 12 3 2.2基于Multisim的设计电路图 14 3 2.3逻辑分析仪显示的波形 15 3 2.4仿结果分析 15 3 四.设计体会 16 9 五

  3. 所属分类：软件测试

    • 发布日期：2014-01-07
    • 文件大小：1034240
    • 提供者：u010321869

  1. 可逆计数器（内含文档及Verilog HDL设计代码）

  2. 可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-19
    • 文件大小：107520
    • 提供者：reborn_lee

  1. 计数器源码

  2. 加法计数器 是随着计数脉冲的不断输入而递增计数的； 减法计数器是随着计数脉冲的不断输入而递 减计数的；可增可减的称可逆计数器。

  3. 所属分类：Java

    • 发布日期：2018-06-28
    • 文件大小：1024
    • 提供者：tomhello1

  1. 数电 作业设计60进制计数器

  2. ：计数器对输入脉冲进行计数，来一CP个脉冲，计数器状态变化一次。根据计数器循环长度M称之为M模计数器（M进制计数器），计数器状态编码，按二进制的递增或递减规律来编码，对应称加法计数器，减法计数器。

  3. 所属分类：嵌入式

    • 发布日期：2018-07-02
    • 文件大小：173056
    • 提供者：qq_42060508

  1. 数字电路十进制计数器实验报告含代码感想

  2. 1. 实验目的: (1) 学习同步十进制计数器的原理和设计方法,理解它与二进制计数器的区别 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用合适的方法来编程实现规定特性的十进制同步减法计数器 (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的“思考与探索“部分所作的思考与探

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：286720
    • 提供者：bernicechl

  1. 四位二进制减法计数器正式.doc

  2. 1、了解数字系统设计方法 2、熟悉VHDL语言及其仿真环境、下载方法 3、熟悉Multisim环境 4、设计实现四位二进制减法计数器（缺0000 0001 0010） 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 在QuartusⅡ环境中用VHDL语言实现四位二进制减法器（缺0000 0001 0010），在仿真器上显示结果波形，并下载到目标芯

  3. 所属分类：硬件开发

  1. 一种基于循环减法原理除法器的加速方法_宣淑巍.pdf

  2. verilog语言，除法器实现方案。该文档比较经典，仅供大家参考。14 2009 num 除数 被除数 k B A k n-1( 首0计数器/移位器 num m+(n-1)=n-(l-m) (1) 0 m≥0 num start di IvIson HI LO 0. 除法器 num (1) 0 l118208 0 0 272=4111,16, Tn几 A[3:01 dividend[31: 0] 1118208 un_divisor[31: 01*68272 4 0 a3 A2 AI Ao Pl

  3. 所属分类：其它

    • 发布日期：2019-06-29
    • 文件大小：186368
    • 提供者：hott67

  1. 元器件应用中的中规模时逻辑集成计数器

  2. 在数字电路中，把记忆输人脉冲个数的操作称为计数，计数器就是实现计数操作的时序逻辑电路。计数 器应用非常广泛，除用于计数、分频外，还用于数字测量、运算和控制，从小型数字仪表到大型数字电子 计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器的种类很多，按其进制不同分为二进制计数器、十进制计数器、N进制计数器；按触发器翻转是否 同步分为异步计数器和同步计数器；按计数时是增还是减分为加法计数器、减法计数器和加/减法（可逆 ）计数器。下面首先介绍二进制计数器。 　　1．集成二进

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：516096
    • 提供者：weixin_38559346

  1. FPGA-VHDL实现10进制减法计数器，带清零和置数

  2. 使用VHDL实现10进制减法计数器，有以下功能： （1）开发平台为ISE14.7 （2）代码已例化，分为顶层文件和三个模块：分频器、计数器、数码管。 （3）计数器具有清零和置数的功能。

  3. 所属分类：嵌入式

    • 发布日期：2021-01-02
    • 文件大小：2097152
    • 提供者：aruewds
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