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搜索资源列表

  1. VHDL实验分频器设计

  2. 分频器设计 实验目的 1.　熟悉QUARTUSII 软件的使用 2.　熟悉PLD设计流程 3. 学习分频器的设计 设计思路与框图 设计一个25位的二进制计数器，以50MHz时钟作为输入，然后将其最后一位引出即可得到大致为1Hz的输出。

  3. 所属分类：专业指导

    • 发布日期：2010-03-31
    • 文件大小：441
    • 提供者：woshishuiaabbb

  1. 分频器设计专用计算器.

  2. 分频器设计专用计算器.分频器设计专用计算器.分频器设计专用计算器.

  3. 所属分类：专业指导

    • 发布日期：2010-07-05
    • 文件大小：157696
    • 提供者：pmtbeyond

  1. VHDL分频器设计原理说明

  2. VHDL分频器设计，多种方式 挺好的 值得一看

  3. 所属分类：专业指导

    • 发布日期：2010-08-09
    • 文件大小：421888
    • 提供者：csuseuchen

  1. 基于EDA技术的数控分频器设计.pdf

  2. 基于EDA技术的数控分频器设计.pdf

  3. 所属分类：专业指导

    • 发布日期：2011-01-01
    • 文件大小：206848
    • 提供者：shine0048

  1. FPGA任意数分频器设计

  2. FPGA任意数分频器设计，FPGA任意数分频器设计，FPGA任意数分频器设计

  3. 所属分类：硬件开发

    • 发布日期：2011-03-19
    • 文件大小：59392
    • 提供者：bin3101

  1. 使用VHDL进行分频器设计

  2. VHDL进行分频器设计、VHDL进行分频器设计、VHDL进行分频器设计

  3. 所属分类：嵌入式

    • 发布日期：2011-03-21
    • 文件大小：421888
    • 提供者：underskyli

  1. 使用VHDL进行可变分频器设计

  2. 使用VHDL进行分频器设计，包括约翰逊计数器、普通计数器、奇偶分频器、半整数分频器、小数、分数、积分分频器设计

  3. 所属分类：硬件开发

    • 发布日期：2011-04-12
    • 文件大小：421888
    • 提供者：hhysf

  1. 使用VHDL进行各种分频器设计

  2. 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。

  3. 所属分类：硬件开发

    • 发布日期：2012-01-09
    • 文件大小：547840
    • 提供者：suelong2002

  1. VHDL分频器设计

  2. 关于VHDL分频器设计的报告，包括各类简易分频器

  3. 所属分类：嵌入式

    • 发布日期：2012-04-07
    • 文件大小：421888
    • 提供者：vanbio

  1. Verilog分频器设计

  2. 基于Verilog的分频器设计，分频器是FPGA设计中使用频率非常高的基本单元之一

  3. 所属分类：C/C++

    • 发布日期：2013-06-24
    • 文件大小：77824
    • 提供者：u011184659

  1. 基于FPGA的任意数值分频器设计

  2. 基于FPGA的任意数值分频器设计，偶数分频，奇数分频，任意小数分频

  3. 所属分类：嵌入式

    • 发布日期：2013-11-12
    • 文件大小：415744
    • 提供者：u012809088

  1. 基于FPGA的分频器设计

  2. 基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号； 4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1； 5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；再按下

  3. 所属分类：专业指导

    • 发布日期：2014-01-10
    • 文件大小：1048576
    • 提供者：seaeastlee

  1. VHDL分频器设计

  2. VHDL语言的分频器设计,包括整数分频，小数分频，偶数分频，奇数分频，半整数分频等。

  3. 所属分类：其它

    • 发布日期：2015-06-07
    • 文件大小：421888
    • 提供者：hejunbo790522

  1. 论文：基于VHDL的数控分频器设计及应用

  2. 数控分频器的输出信号频率为输入数据的函数。用传统的方法设计 ,其设计过程和电路都比较复杂 ,且设计成 果的可修改性和可移植性都较差。基于 VHDL 的数控分频器设计 ,整个过程简单、 快捷 ,极易修改 ,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、 乐器等数字电子系统中。

  3. 所属分类：专业指导

    • 发布日期：2008-11-29
    • 文件大小：204800
    • 提供者：laviequev

  1. 奇偶分频器设计源码及testbench

  2. 基于Verilog的奇偶分频器设计源码及对应的testbench，供大家一起学习。

  3. 所属分类：硬件开发

    • 发布日期：2018-08-03
    • 文件大小：924
    • 提供者：qq_31799983

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 本文中提出一种新的检测和置数逻辑及电路实现，使得整个可编程分频器的工作频率提高了1倍。本文首先给出r可编程分频器设计的整体结构，着重描述了可编程分频器检测和置数逻辑电路的改进方案；最后，给出了版图设计以及电路后仿真结果。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：73728
    • 提供者：weixin_38724106

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构，可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现，相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时，对可编程分频器中的检测和置数逻辑做了改进，提高分频器的工作频率及稳定性。最后，采用TSMC的0．13／μmCMOS工艺，利用CadenceSpectre工具进行仿真，在4．5GHz频率下，该分频器可实现200～515的分频比，整个功耗不超过19mW，版图面积为106μ

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：252928
    • 提供者：weixin_38719564

  1. 模拟技术中的应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 高速、宽分频范围的可编程频率分频器设计一直是射频频率综合器设计中的难点，它的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，接收的频段覆盖了460～900 MHz，1 400～1 500 MHz这两个频段。根据整个芯片的系统方案设计，可编程分频器的工作频率为2.4～4.0 GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分频器主要包括基于双模预分频

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：463872
    • 提供者：weixin_38692184

  1. 分频器设计.docx

  2. FPGA的分频器设计

  3. 所属分类：电信

    • 发布日期：2021-02-02
    • 文件大小：197632
    • 提供者：STAR_12321

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 高速、宽分频范围的可编程频率分频器设计一直是射频频率综合器设计中的难点，它的工作速度限制了频率合成器输出信号的频率，它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，接收的频段覆盖了460～900 MHz，1 400～1 500 MHz这两个频段。根据整个芯片的系统方案设计，可编程分频器的工作频率为2.4～4.0 GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分频器主要包括基于双模预分频的吞

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：659456
    • 提供者：weixin_38746293
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