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搜索资源列表

  1. 2、4、8分频电路的实现方法

  2. 分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。 采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。 Verilog实现方法，给出了测试文件和仿真波形。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-10
    • 文件大小：30720
    • 提供者：xiang_jia

  1. 任意分频电路的实现（经典）

  2. 本资源详细描述了任意数分频电路的实现电路，非常经典

  3. 所属分类：专业指导

    • 发布日期：2009-06-24
    • 文件大小：90112
    • 提供者：ufopjw

  1. 电子分频电路（改D1080MKII等有源多媒体音箱用）

  2. 电子分频电路（改D1080MKII等有源多媒体音箱用）

  3. 所属分类：专业指导

    • 发布日期：2010-04-08
    • 文件大小：51200
    • 提供者：vvvvvvVVV0229

  1. 基于查找表LUT结构的奇数与小数分频电路设计.pdf

  2. 基于查找表LUT结构的奇数与小数分频电路设计.pdf

  3. 所属分类：专业指导

    • 发布日期：2010-09-06
    • 文件大小：309248
    • 提供者：deaglebear

  1. 2N分频电路的实现方法

  2. 2N分频电路的实现方法 1 目的 分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。 下面采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：30720
    • 提供者：noodles5320

  1. 基于VHDL的分频电路与12归1电路设计

  2. 基于VHDL的分频电路与12归1电路设计，自己开发写的代码，可以运行在开发板上，希望对有需要的人有帮助。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-18
    • 文件大小：367616
    • 提供者：ydpzg

  1. Verilog语实现奇数倍分频电路

  2. Verilog语实现奇数倍分频电路, 3分频 5分频 7分频

  3. 所属分类：硬件开发

    • 发布日期：2012-05-25
    • 文件大小：4096
    • 提供者：xakann

  1. 2、4、8分频电路的实现方法

  2. 　　　分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：30720
    • 提供者：noodles5320

  1. 任意奇数分频电路（verilog 实现）

  2. 给出了一种奇数分频电路设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-01
    • 文件大小：96256
    • 提供者：niuniuxiaodun

  1. 优质有源三分频电路下载

  2. 优质有源三分频电路优质有源三分频电路优质有源三分频电路优质有源三分频电路优质有源三分频电路

  3. 所属分类：专业指导

    • 发布日期：2009-01-03
    • 文件大小：702464
    • 提供者：luochengqq123

  1. 占空比为50%的三分频电路设计2.docx

  2. 分频电路在音响中得到了广泛的应用，它能将可以将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放，对音质的好坏至关重要。换句话说，使用分频器可以将高频信号送到高音扬声器中，低频信号送到低音扬声器中，高、低频信号各行其道，尽可能大地利用了各自扬声器的工作频带优势，以保证不同工作频段的扬声器充分发挥作用，使各频率的放音特性更加均衡一致。

  3. 所属分类：电信

    • 发布日期：2020-05-19
    • 文件大小：2097152
    • 提供者：qq_36286814

  1. 分频电路的设计.doc

  2. 本文档包含了非常全面的分频电路的设计，包括计算书分频、偶数分频、小数分频、分数分频等，希望对大家有所帮助

  3. 所属分类：讲义

    • 发布日期：2020-04-21
    • 文件大小：209920
    • 提供者：bujia44

  1. 3分频电路设计

  2. 三分频电路设计的理论，及触发器实现三分频电路实例。

  3. 所属分类：硬件开发

    • 发布日期：2015-07-07
    • 文件大小：25600
    • 提供者：salon2015

  1. 3分频电路设计思想与方法

  2. 介绍三分频电路的设计思想，以及用触发器实例实现电路。

  3. 所属分类：硬件开发

    • 发布日期：2015-07-06
    • 文件大小：25600
    • 提供者：salon2015

  1. 奇数分频电路

  2. 奇数分频电路 （5分频 占空比50%） 分频器可分为“功率分频器”和“电子分频器”两类。 1. 功率分频器：无电源电路，位于功率放大电路之后，设置在音箱内。其连接简单，使用方便，但消耗功率，出现音频谷点，产生交叉失真。 2. 电子分频器：有电源，位于功率放大器之前，因电流较小故可以用较小功率的电子有源滤波器实现，调整较容易，减少功率损耗，遗迹扬声器单元之间的干扰似的信号损失较小，音质好。但此方式每路都要有独立的功率放大器，成本高，电路复杂，运用于专业扩声系统。

  3. 所属分类：专业指导

    • 发布日期：2011-11-29
    • 文件大小：56320
    • 提供者：gxq200816

  1. 模拟技术中的USB3.0中五分频电路设计

  2. 摘要： 基于65 nm CMOS 工艺， 分别采用CML 电路和TSPC 电路设计并实现一种新型五分频电路， 适用于USB 3. 0物理层中时钟频率的五分频转换， 且输出占空比基本满足50%, 仿真结果表明采用CML 电路构建的分频器可稳定工作在8 GHz的输入时钟频率， 此时功耗为1. 9 mW, 采用T SPC 电路构建的分频器可稳定工作在10 GHz 输入时钟频率， 此时功耗为0. 2 mW, 2 种分频电路都满足USB 3. 0 规范要求， 完全达到预期目标。 　　0 引言 　　US

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：443392
    • 提供者：weixin_38607554

  1. RFID技术中的CMOS分频电路的设计

  2. 摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：227328
    • 提供者：weixin_38550722

  1. EDA/PLD中的EDA典型单元电路的分频电路的设计

  2. 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 　　【例1】设计一个将1 kHz的方波信号变为正、负周不等的50 Hz信号的分频电路的VHDL程序，并使用MA

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：546816
    • 提供者：weixin_38564718

  1. USB3.0中五分频电路设计

  2. 摘要： 基于65 nm CMOS 工艺， 分别采用CML 电路和TSPC 电路设计并实现一种新型五分频电路， 适用于USB 3. 0物理层中时钟频率的五分频转换， 且输出占空比基本满足50%, 仿真结果表明采用CML 电路构建的分频器可稳定工作在8 GHz的输入时钟频率， 此时功耗为1. 9 mW, 采用T SPC 电路构建的分频器可稳定工作在10 GHz 输入时钟频率， 此时功耗为0. 2 mW, 2 种分频电路都满足USB 3. 0 规范要求， 完全达到预期目标。 　　0 引言 　　US

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：596992
    • 提供者：weixin_38677190

  1. EDA典型单元电路的分频电路的设计

  2. 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 　　【例1】设计一个将1 kHz的方波信号变为正、负周不等的50 Hz信号的分频电路的VHDL程序，并使用MA

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：714752
    • 提供者：weixin_38501206
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