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搜索资源列表

  1. 2、4、8分频电路的实现方法

  2. 分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。 采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。 Verilog实现方法，给出了测试文件和仿真波形。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-10
    • 文件大小：30720
    • 提供者：xiang_jia

  1. 射频电路设计——理论与应用

  2. 射频电路设计:理论与应用》分析了普通低频电路和元件当工作频率升高到射频波段（通常指30 MHz ～ 4 GHz）时所遇到的困难和解决办法，并重点讨论了TEM（横电磁）波的传输特性及用微带线制成的各种射频器件的原理和方法。在内容安排上，《射频电路设计:理论与应用》力图让尚未系统学习过电磁场理论的电子类学科学生和工程技术人员也能了解和掌握射频电路的基本设计方法和原则。全书共分10章，前4章介绍射频传输的特点、传输线基本原理及作为射频和微波分析工具的Smith圆图、网络参量和信号流图；后6章介绍各种

  3. 所属分类：网络基础

    • 发布日期：2010-04-25
    • 文件大小：10485760
    • 提供者：luyuanwanwan

  1. 基于查找表LUT结构的奇数与小数分频电路设计.pdf

  2. 基于查找表LUT结构的奇数与小数分频电路设计.pdf

  3. 所属分类：专业指导

    • 发布日期：2010-09-06
    • 文件大小：309248
    • 提供者：deaglebear

  1. 2N分频电路的实现方法

  2. 2N分频电路的实现方法 1 目的 分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。 下面采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：30720
    • 提供者：noodles5320

  1. 2、4、8分频电路的实现方法

  2. 　　　分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：30720
    • 提供者：noodles5320

  1. 任意奇数分频电路（verilog 实现）

  2. 给出了一种奇数分频电路设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-01
    • 文件大小：96256
    • 提供者：niuniuxiaodun

  1. 论文：基于VHDL的数控分频器设计及应用

  2. 数控分频器的输出信号频率为输入数据的函数。用传统的方法设计 ,其设计过程和电路都比较复杂 ,且设计成 果的可修改性和可移植性都较差。基于 VHDL 的数控分频器设计 ,整个过程简单、 快捷 ,极易修改 ,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、 乐器等数字电子系统中。

  3. 所属分类：专业指导

    • 发布日期：2008-11-29
    • 文件大小：204800
    • 提供者：laviequev

  1. 占空比为50%的三分频电路设计2.docx

  2. 分频电路在音响中得到了广泛的应用，它能将可以将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放，对音质的好坏至关重要。换句话说，使用分频器可以将高频信号送到高音扬声器中，低频信号送到低音扬声器中，高、低频信号各行其道，尽可能大地利用了各自扬声器的工作频带优势，以保证不同工作频段的扬声器充分发挥作用，使各频率的放音特性更加均衡一致。

  3. 所属分类：电信

    • 发布日期：2020-05-19
    • 文件大小：2097152
    • 提供者：qq_36286814

  1. 分频电路的设计.doc

  2. 本文档包含了非常全面的分频电路的设计，包括计算书分频、偶数分频、小数分频、分数分频等，希望对大家有所帮助

  3. 所属分类：讲义

    • 发布日期：2020-04-21
    • 文件大小：209920
    • 提供者：bujia44

  1. ADS2008射频电路设计与仿真实例 0006.pdf

  2. 文档内容主要是针对频率合成器设计、功分器、lange耦合器的仿真与设计，对这方面比较感兴趣的，可以下载参考。第7章混频器设计 ADS2008 (5)加入混频器仿真模板,然后单击图标进行仿真。在弹出的数据显示窗口中单击 图标,在弹出的“ Enter Equation”对话框中输入公式“line= HB. RFpwr+gain0”和 gain=10*log10( HB. P_IF-HB. RFpwr)”,如图7-72和图7-73所示。 Enter Equation: 3 Enter equation

  3. 所属分类：硬件开发

    • 发布日期：2019-09-02
    • 文件大小：19922944
    • 提供者：weibo_nudt

  1. 3分频电路设计

  2. 三分频电路设计的理论，及触发器实现三分频电路实例。

  3. 所属分类：硬件开发

    • 发布日期：2015-07-07
    • 文件大小：25600
    • 提供者：salon2015

  1. 3分频电路设计思想与方法

  2. 介绍三分频电路的设计思想，以及用触发器实例实现电路。

  3. 所属分类：硬件开发

    • 发布日期：2015-07-06
    • 文件大小：25600
    • 提供者：salon2015

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 本文中提出一种新的检测和置数逻辑及电路实现，使得整个可编程分频器的工作频率提高了1倍。本文首先给出r可编程分频器设计的整体结构，着重描述了可编程分频器检测和置数逻辑电路的改进方案；最后，给出了版图设计以及电路后仿真结果。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：73728
    • 提供者：weixin_38724106

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构，可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现，相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时，对可编程分频器中的检测和置数逻辑做了改进，提高分频器的工作频率及稳定性。最后，采用TSMC的0．13／μmCMOS工艺，利用CadenceSpectre工具进行仿真，在4．5GHz频率下，该分频器可实现200～515的分频比，整个功耗不超过19mW，版图面积为106μ

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：252928
    • 提供者：weixin_38719564

  1. 模拟技术中的USB3.0中五分频电路设计

  2. 摘要： 基于65 nm CMOS 工艺， 分别采用CML 电路和TSPC 电路设计并实现一种新型五分频电路， 适用于USB 3. 0物理层中时钟频率的五分频转换， 且输出占空比基本满足50%, 仿真结果表明采用CML 电路构建的分频器可稳定工作在8 GHz的输入时钟频率， 此时功耗为1. 9 mW, 采用T SPC 电路构建的分频器可稳定工作在10 GHz 输入时钟频率， 此时功耗为0. 2 mW, 2 种分频电路都满足USB 3. 0 规范要求， 完全达到预期目标。 　　0 引言 　　US

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：443392
    • 提供者：weixin_38607554

  1. 电子测量中的超高速CMOS动态负载分频器设计及研究

  2. 摘要：在比较反转触发器(TFF)的各种结构的基础上,给出了一种单时钟信号控制实现超高速分频的电路结构,以及具体设计过程。分频器使用动态负载,输出两路互补信号。采用SMIC 0.18um 1P6M CMOS工艺,在电源电压为1.8 V的情况下,仿真实现了工作速度10 GHz(可工作频率范围为1~13.5 GHz)、功耗仅为3.1 mW的二分频器,可用于超高速锁相环、时钟数据恢复设计中。 　　0. 引言 　　分频电路在频率合成、光纤通信、无线通信等系统中有着广泛应用。在高速通讯系统中， 当数据传

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：274432
    • 提供者：weixin_38659955

  1. RFID技术中的CMOS分频电路的设计

  2. 摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：227328
    • 提供者：weixin_38550722

  1. EDA/PLD中的EDA典型单元电路的分频电路的设计

  2. 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 　　【例1】设计一个将1 kHz的方波信号变为正、负周不等的50 Hz信号的分频电路的VHDL程序，并使用MA

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：546816
    • 提供者：weixin_38564718

  1. 超高速CMOS动态负载分频器设计及研究

  2. 摘要：在比较反转触发器(TFF)的各种结构的基础上,给出了一种单时钟信号控制实现超高速分频的电路结构,以及具体设计过程。分频器使用动态负载,输出两路互补信号。采用SMIC 0.18um 1P6M CMOS工艺,在电源电压为1.8 V的情况下,仿真实现了工作速度10 GHz(可工作频率范围为1~13.5 GHz)、功耗仅为3.1 mW的二分频器,可用于超高速锁相环、时钟数据恢复设计中。 　　0. 引言 　　分频电路在频率合成、光纤通信、无线通信等系统中有着广泛应用。在高速通讯系统中， 当数据传

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：375808
    • 提供者：weixin_38601215

  1. USB3.0中五分频电路设计

  2. 摘要： 基于65 nm CMOS 工艺， 分别采用CML 电路和TSPC 电路设计并实现一种新型五分频电路， 适用于USB 3. 0物理层中时钟频率的五分频转换， 且输出占空比基本满足50%, 仿真结果表明采用CML 电路构建的分频器可稳定工作在8 GHz的输入时钟频率， 此时功耗为1. 9 mW, 采用T SPC 电路构建的分频器可稳定工作在10 GHz 输入时钟频率， 此时功耗为0. 2 mW, 2 种分频电路都满足USB 3. 0 规范要求， 完全达到预期目标。 　　0 引言 　　US

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：596992
    • 提供者：weixin_38677190
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