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搜索资源列表

  1. 运算放大器信号运算电路 加法器 减法器等.doc

  2. 运算放大器信号运算电路 加法器 减法器等.doc 自己找的 还不错，适合长时间没看模电，又要找工作笔试的。

  3. 所属分类：专业指导

    • 发布日期：2010-07-15
    • 文件大小：168960
    • 提供者：open1058

  1. 十六进制加法器课程设计报告

  2. 1) 设计一带6位数码管显示和24个按键的单片机系统。2) 对24个按键进行定义，使其中16个键与0-F共16个十六进制数相对应。另外几个键定义为加、减运算符和等于按键。3) 编程实现计算器的功能。其中加数和被加数最大都为5位十六进制数。

  3. 所属分类：硬件开发

    • 发布日期：2008-07-11
    • 文件大小：358400
    • 提供者：JKL651

  1. 二位全加器

  2. 二位全加器一位减法器、一位加法器的原理图输入和文本输入、编译校验及功能仿真

  3. 所属分类：其它

    • 发布日期：2012-10-29
    • 文件大小：21504
    • 提供者：a1138032

  1. 32位浮点数加法器verilog

  2. 32位浮点数加法器 也算是减法器 其中32位浮点数用的是IEEE 754标准表示的 根据别人的改写的 有问题欢迎大家指出 信号定义不是很完整 verilog编写的

  3. 所属分类：嵌入式

    • 发布日期：2012-12-14
    • 文件大小：4096
    • 提供者：chabu

  1. verilog 编写的32位加减法器

  2. 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1048576
    • 提供者：feng37140122

  1. 用于FPGA的加减法器

  2. 用于FPGA的加减法器，可以进行加减法当输入为0时为加法反之为减发

  3. 所属分类：数据库

    • 发布日期：2013-11-08
    • 文件大小：290
    • 提供者：u012763930

  1. VERILOG实现的 超前进位加减法器

  2. VERILOG实现的 超前进位加减法器 速度较快

  3. 所属分类：硬件开发

    • 发布日期：2013-12-08
    • 文件大小：180224
    • 提供者：pkyou81

  1. VHDL实现的减法器

  2. 减法器由VHDL实现由加法器实现，带有仿真波形等等

  3. 所属分类：硬件开发

    • 发布日期：2014-03-11
    • 文件大小：311296
    • 提供者：z893018902

  1. 不恢复余数阵列除法器的FPGA实现

  2. 研究不恢复余数法的算法基础上，阐述以可控加／减法器(CAS)为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场可编程门阵列(Field．ProgrammableGateArray，简称FPGA)的除法器的硬件实现方法．

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：256000
    • 提供者：wb2009_happy

  1. to_faddsub32

  2. 在学习《自己设计制作CPU与单片机》这本书时，根据书中的线索在quartus II 13.1下斗出来的32位限位浮点数的加减法器。

  3. 所属分类：嵌入式

    • 发布日期：2015-07-10
    • 文件大小：8388608
    • 提供者：misskissc

  1. 四位补码加法和减法器（含有设置溢出位和进位）

  2. 用verilog语言编写的补码加减法器，其中三位数值为，一位符号位。

  3. 所属分类：专业指导

    • 发布日期：2009-03-24
    • 文件大小：606
    • 提供者：zhang994125301

  1. 设计实现一个加/减法器

  2. 设计实现一个加/减法器，该电路在M控制下进行加、减运算。当M=0时，实现全加器功能；当M=1时，实现全加器功能。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-14
    • 文件大小：65536
    • 提供者：bo123_

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983

  1. 数字电路加减法器

  2. 1. 实验目的: (1) 学习二进制加/减法器运算器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用结构建模方法来实现加减法器. (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：289792
    • 提供者：bernicechl

  1. 4位加减法器

  2. 这是一个4位加减法器，具有在SWORD板上输入输出的能力。需要Xilinx或ISE 14.7进行打开。可以直接在板上运行，通过开关控制输入，并在7段数码管上输出。

  3. 所属分类：嵌入式

    • 发布日期：2019-03-28
    • 文件大小：306176
    • 提供者：watchdog_is

  1. 1.8位可控加减法器.jpg

  2. 运算器实验 8位可控加减法器 sub=0时表示加法，否则减法 我们可以用8个一位全加器串行进位实现8位加法 如果要做减法就加上减数的补码，这里的补码可以按位取反（即异或1），再最低位加1（即最低位给一个进位信号）

  3. 所属分类：数据库

    • 发布日期：2020-04-22
    • 文件大小：99328
    • 提供者：weixin_45242355

  1. 16bit加法器减法器设计.zip

  2. Hdu计组 Verilog实验二16位超前进位加法器减法器。希望能帮到大家的实验。

  3. 所属分类：互联网

    • 发布日期：2020-04-13
    • 文件大小：229376
    • 提供者：weixin_44871778

  1. 四位全加全减器

  2. 四位全加全减器实现 library IEEE;--四位全加全减器(复用加法器) use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all;--要用信号加法,要加此句 entity AM is port( Flag:in std_logic;--1为减法 0为加法 Cin :in std_logic;--进位(借位)输入 A,B :in std_logic_vector(3 downto 0);--A为加(减)数,B为

  3. 所属分类：其它

    • 发布日期：2012-05-04
    • 文件大小：151552
    • 提供者：zhangqinguili

  1. generic_full_adder_and_subtractor:SystemVerilog中的通用全加法器和减法器-源码

  2. SystemVerilog中的n位全加法器和减法器

  3. 所属分类：其它

    • 发布日期：2021-03-21
    • 文件大小：2048
    • 提供者：weixin_42169971

  1. 基本的二进制加法/减法器

  2. 两个二进制数字Ai,Bi和一个进位输入Ci相加,产生一个和输出Si,以及一个进位输出Ci＋1。表2-2中列出一位全加器进行加法运算的输入输出真值表。根据表2-2所示的真值表,三个输入端和两个输入端可按如下逻辑方程进行联系：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋CiAi表2-2一位全加器真值表      输入输出AiBiCiSiCi＋10000000110010100110110010101011100111111　按此表达式组成的一位全加器(FA)的逻辑结构见图2-4(a)。图2-

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：77824
    • 提供者：weixin_38538950
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