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搜索资源列表

  1. 运算放大器信号运算电路 加法器 减法器等.doc

  2. 运算放大器信号运算电路 加法器 减法器等.doc 自己找的 还不错，适合长时间没看模电，又要找工作笔试的。

  3. 所属分类：专业指导

    • 发布日期：2010-07-15
    • 文件大小：168960
    • 提供者：open1058

  1. 4除4加减交替法阵列除法器的设计实验报告

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：专业指导

    • 发布日期：2011-10-18
    • 文件大小：699392
    • 提供者：kellycndn

  1. 基于加减交替法除法器FPGA设计与实现

  2. 基于加减交替法除法器FPGA设计与实现！

  3. 所属分类：硬件开发

    • 发布日期：2011-12-02
    • 文件大小：172032
    • 提供者：sqxziverson

  1. 基于加减交替法除法器的FPGA设计与实3现.pdf

  2. 基于加减交替法除法器的FPGA设计与实3现.pdf

  3. 所属分类：互联网

    • 发布日期：2011-12-30
    • 文件大小：570368
    • 提供者：lisizhe1989

  1. 加减交替法

  2. 设计并实现了一种基于加减交替法的除法电路, 着重介绍除法器的工作原理, 给出了除法器的电路结构。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-30
    • 文件大小：567296
    • 提供者：sunxiaolitsxy

  1. verilog 编写的32位加减法器

  2. 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1048576
    • 提供者：feng37140122

  1. 用于FPGA的加减法器

  2. 用于FPGA的加减法器，可以进行加减法当输入为0时为加法反之为减发

  3. 所属分类：数据库

    • 发布日期：2013-11-08
    • 文件大小：290
    • 提供者：u012763930

  1. VHDL实现的减法器

  2. 减法器由VHDL实现由加法器实现，带有仿真波形等等

  3. 所属分类：硬件开发

    • 发布日期：2014-03-11
    • 文件大小：311296
    • 提供者：z893018902

  1. to_faddsub32

  2. 在学习《自己设计制作CPU与单片机》这本书时，根据书中的线索在quartus II 13.1下斗出来的32位限位浮点数的加减法器。

  3. 所属分类：嵌入式

    • 发布日期：2015-07-10
    • 文件大小：8388608
    • 提供者：misskissc

  1. 组原课设-加减交替法定点原码一位除法器设计

  2. 计算机组成原理课程设计 加减交替法定点原码一位除法器

  3. 所属分类：讲义

    • 发布日期：2017-07-19
    • 文件大小：968704
    • 提供者：yangzhenpu

  1. 加减交替法定点原码一位除法器

  2. 定点除法运算有两种不同的实现方法，一种是恢复余数法，即在运算过程中，必须先算减法，若余数为正，才知道够减，若余数为负，则知道不够减，不够减时必须恢复原来的余数，以便再继续往下运算。另一种是不恢复余数法，又称加减交替法，此次设计即是采用加减交替法来实现四位二进制数的定点原码一位除法。

  3. 所属分类：软件测试

    • 发布日期：2017-12-30
    • 文件大小：675840
    • 提供者：qq_41549357

  1. 四位补码加法和减法器（含有设置溢出位和进位）

  2. 用verilog语言编写的补码加减法器，其中三位数值为，一位符号位。

  3. 所属分类：专业指导

    • 发布日期：2009-03-24
    • 文件大小：606
    • 提供者：zhang994125301

  1. 设计实现一个加/减法器

  2. 设计实现一个加/减法器，该电路在M控制下进行加、减运算。当M=0时，实现全加器功能；当M=1时，实现全加器功能。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-14
    • 文件大小：65536
    • 提供者：bo123_

  1. 数字电路加减法器

  2. 1. 实验目的: (1) 学习二进制加/减法器运算器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用结构建模方法来实现加减法器. (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：289792
    • 提供者：bernicechl

  1. 4位加减法器

  2. 这是一个4位加减法器，具有在SWORD板上输入输出的能力。需要Xilinx或ISE 14.7进行打开。可以直接在板上运行，通过开关控制输入，并在7段数码管上输出。

  3. 所属分类：嵌入式

    • 发布日期：2019-03-28
    • 文件大小：306176
    • 提供者：watchdog_is

  1. 1.8位可控加减法器.jpg

  2. 运算器实验 8位可控加减法器 sub=0时表示加法，否则减法 我们可以用8个一位全加器串行进位实现8位加法 如果要做减法就加上减数的补码，这里的补码可以按位取反（即异或1），再最低位加1（即最低位给一个进位信号）

  3. 所属分类：数据库

    • 发布日期：2020-04-22
    • 文件大小：99328
    • 提供者：weixin_45242355

  1. 16bit加法器减法器设计.zip

  2. Hdu计组 Verilog实验二16位超前进位加法器减法器。希望能帮到大家的实验。

  3. 所属分类：互联网

    • 发布日期：2020-04-13
    • 文件大小：229376
    • 提供者：weixin_44871778

  1. 加减交替法定点原码一位除法器设计.rar

  2. 加减交替法又称不恢复余数法，可以认为是恢复余数法的一种改进算法。当某一次求得的差值（余数Ri）为负时，不恢复它，继续求下一位的商，但用加上除数（+[—Y]补）的办法来取代（-Y）的操作，其他操作依然不变。即： （1）当余数为正时，商上“1”，求下一位商的办法是余数左移一位，再减去除数； （2）当余数为负数时，商上“0”，求下一位商的办法是余数左移一位，再加上除数。 （3）这种方法不用恢复余数，但若最后一次上商 为“0”，而又需要得到正确的余数，则在这最后一次仍需恢复余数。

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：721920
    • 提供者：u012429555

  1. 四位加减计数器（C语言写）

  2. 本文章是关于C语言编写四位加减计数器。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：24576
    • 提供者：weixin_38512781

  1. generic_full_adder_and_subtractor:SystemVerilog中的通用全加法器和减法器-源码

  2. SystemVerilog中的n位全加法器和减法器

  3. 所属分类：其它

    • 发布日期：2021-03-21
    • 文件大小：2048
    • 提供者：weixin_42169971
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