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搜索资源列表

  1. 十六进制加减计数器 可置零 置一

  2. 十六进制加减计数器 可置零 置一 vhdl 通过设置s值 进行加减转换

  3. 所属分类：其它

    • 发布日期：2010-01-26
    • 文件大小：58368
    • 提供者：alice102

  1. 电子元器件详细规范.半导体集成电路CT54LS169/CT74LS169型4位二进制同步加/减计数器

  2. 本规范规定了半导体集成电路CT54LS169/CT74LS169型4位二进制同步加／减计数器质量评定的全部内容。 本标准符合GB 4589．1《半导体器件分立器件和集成电路总规范》和GB／T 12750《半导体集成电路分规范(不包括混合电路)》的要求。

  3. 所属分类：专业指导

    • 发布日期：2010-03-12
    • 文件大小：917504
    • 提供者：boveyyingying

  1. 4位二进制加减计数器74191

  2. 4位二进制加减计数器74191 4位二进制加减计数器74191

  3. 所属分类：C/C++

    • 发布日期：2010-05-26
    • 文件大小：374784
    • 提供者：swlyy1986

  1. 74LS168中文资料

  2. 十进制同步加减计数器 资料包含芯片引脚功能说明内不结构以及使用方面的内容

  3. 所属分类：嵌入式

    • 发布日期：2010-05-28
    • 文件大小：402432
    • 提供者：chuntianbugu

  1. 用VHDL设计100进制加减计数器

  2. 这是用VHDL设计的100进制的加减计数器

  3. 所属分类：C/C++

    • 发布日期：2010-07-01
    • 文件大小：309248
    • 提供者：wangliwang

  1. 40193 4位二进制同步加 减计数器（有预置端，双时钟）.PDF

  2. 40193 4位二进制同步加 减计数器（有预置端，双时钟）.PDF

  3. 所属分类：C/C++

    • 发布日期：2010-08-17
    • 文件大小：124928
    • 提供者：LHW5211314

  1. Verilog HDL 同步加减计数器

  2. Verilog HDL 时序逻辑电路设计 同步加减计数器

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：794
    • 提供者：qiaoyaxing

  1. eda加减计数器 Hdl

  2. hdl加减计数器 hdl加减计数器 hdl加减计数器

  3. 所属分类：C/C++

    • 发布日期：2010-11-27
    • 文件大小：794
    • 提供者：a297313562

  1. FPGA设计16进制加减计数器

  2. 用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-19
    • 文件大小：584704
    • 提供者：roadbest

  1. 计算机组成原理实验软件 门电路、阵列等等）

  2. 计算机组成原理实验软件 电片机（包含 加减计数器、补码加减法、门电路、阵列等等）

  3. 所属分类：嵌入式

    • 发布日期：2012-05-19
    • 文件大小：2097152
    • 提供者：qq819192403

  1. 基于Verilog语言的可预置加减计数器的设计

  2. 基于Verilog语言的可预置加减计数器的设计

  3. 所属分类：专业指导

    • 发布日期：2008-07-18
    • 文件大小：222208
    • 提供者：juren_999

  1. 十进制加减计数器

  2. 十进制加减计数器，基于单片机的设计，手动和自动两种

  3. 所属分类：硬件开发

    • 发布日期：2013-03-12
    • 文件大小：1048576
    • 提供者：liwusuowei0903

  1. 10进制加减计数器状态机的VHDL设计

  2. 10进制加减计数器状态机的VHDL设计，有源程序的

  3. 所属分类：其它

    • 发布日期：2013-04-20
    • 文件大小：58368
    • 提供者：u010375888

  1. 加减计数器

  2. 十进制步进加减计数器制作

  3. 所属分类：IT管理

    • 发布日期：2014-03-19
    • 文件大小：77824
    • 提供者：u014219390

  1. 两位16进制加减可逆计数器工程包

  2. 时序逻辑电路实验：两位16进制加减可逆计数器工程包 包含VHDL源码、引脚配置等所有工程文件，完美测试

  3. 所属分类：硬件开发

    • 发布日期：2014-05-21
    • 文件大小：132096
    • 提供者：cooelf

  1. 分层次分模块的可逆模十加减计数器

  2. 基于Basys2的分层次分模块的可逆模十加减计数器，频率2HZ，共三种工作模式，由两个开关控制。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-21
    • 文件大小：1048576
    • 提供者：qq_33450956

  1. 模16加减可逆计数器（有限状态机版本）.docx

  2. 老师布置的作业，通过一段时间的学习，自己写的模16加减可逆计数器，看到很多人是直接写的，这里给一个用有限状态机写的，希望对大家有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-05-19
    • 文件大小：133120
    • 提供者：qq_44789078

  1. 四位加减计数器（C语言写）

  2. 本文章是关于C语言编写四位加减计数器。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：24576
    • 提供者：weixin_38512781

  1. 纯硬件解码2相AB正交编码器，输出四倍频加减脉冲信号

  2. Quartus 完整的工程，verilog HDL语言编写，输入编码器A与B正交信号，通过硬件4倍频后，输出脉冲，编码器正转时输出加脉冲，编码器反转时输出减脉冲，可以自行跟据加减脉冲信号修改并增加内部计数器后输出

  3. 所属分类：硬件开发

    • 发布日期：2021-01-04
    • 文件大小：257024
    • 提供者：yuantielei

  1. jQuery数字加减输入框特效代码

  2. jQuery数字加减输入框代码是一款计数器插件，可以设置数字增加减少输入框代码。

  3. 所属分类：其它

    • 发布日期：2021-03-20
    • 文件大小：36864
    • 提供者：weixin_38703823
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