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搜索资源列表

  1. CPU_设计_（加法器、乘法器、除法器等，ppt文件）.rar

  2. 该设计给出了CPU中的基本单元:加法器,乘法器,除法器的设计,为PPT格式.

  3. 所属分类：专业指导

    • 发布日期：2010-01-26
    • 文件大小：1048576
    • 提供者：lizuhe1212

  1. verilog 数值比较器，加法器等

  2. 在做verilog四位数值比较器的时候无意之中找到一篇好文章，里面不仅有四位数值比较器的函数还有加法器以及verilog的相关指导。供有兴趣的人士参考

  3. 所属分类：专业指导

    • 发布日期：2010-04-30
    • 文件大小：484352
    • 提供者：tonypeng030409

  1. 运算放大器信号运算电路 加法器 减法器等.doc

  2. 运算放大器信号运算电路 加法器 减法器等.doc 自己找的 还不错，适合长时间没看模电，又要找工作笔试的。

  3. 所属分类：专业指导

    • 发布日期：2010-07-15
    • 文件大小：168960
    • 提供者：open1058

  1. 四位超前进位加法器Verilog HDL

  2. 四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：82944
    • 提供者：BWL0123456789

  1. vhdl多功能加法器

  2. 设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。 当M=1，做算术运算: 在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算： A加B，A加1，A加B加低位来的进位，B加1，A加 ，A加0，A加A ，A加 加1。 当M=0，做逻辑运算: 在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算：A+B，AA+B，A·B等。

  3. 所属分类：硬件开发

  1. 加法器实验报告

  2. 加法器实验报告： 1、学会使用FPGA新片编程模拟程序运行。 2、掌握QuartusⅡ软件环境下简单Verilog文本等输入设计方法。 3、熟悉Verilog设计实体的基本结构、语言要素、设计流程等。

  3. 所属分类：其它

    • 发布日期：2012-12-24
    • 文件大小：278528
    • 提供者：wljuanniaoyuhua

  1. 32位进位选择加法器

  2. 32位进位选择加法器，内含4位加法器、选择器等模块，成功实现32位的进位选择加法，快速有效.rar

  3. 所属分类：嵌入式

    • 发布日期：2016-01-02
    • 文件大小：2048
    • 提供者：sinat_27354593

  1. c++封装的多项式加法器

  2. 利用c++封装，实现了多项式加法 减法 乘法 求值 求导 求积分 判断是否相等等操作， 而且使用了文件操作，进行文件的读取。异常处理较好，程序健壮性不错

  3. 所属分类：C++

    • 发布日期：2017-04-25
    • 文件大小：54272
    • 提供者：qq874455953

  1. 计算机组成原理实验课程 实验一 运算器设计（加法器设计）8位可控加减法器设计、32位算术逻辑运算单元ALU设计alu.circ

  2. 8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。

  3. 所属分类：Linux

    • 发布日期：2020-05-16
    • 文件大小：727040
    • 提供者：CN_EventHorizon

  1. vhdl多功能加法器

  2. 设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。 当M=1，做算术运算: 在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算： A加B，A加1，A加B加低位来的进位，B加1，A加 ，A加0，A加A ，A加 加1。 当M=0，做逻辑运算: 在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算：A+B，AA+B，A·B等。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-12
    • 文件大小：717
    • 提供者：JanesShang

  1. 加法器、乘法器等运算电路

  2. 加法器、乘法器运算电路的相关知识介绍，比较详细，适合初学者，加法器包括超前进位加法器、曼彻斯特加法器、款位加法器、进位旁路加法器、进位选择加法器等，乘法器由树形乘法器等

  3. 所属分类：嵌入式

    • 发布日期：2020-07-14
    • 文件大小：5242880
    • 提供者：qq_41196674

  1. 高速数字串行加法器及其应用

  2. 与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：220160
    • 提供者：weixin_38613154

  1. 高速流水线浮点加法器的FPGA实现

  2. 多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算的FPGA实现方法很有必要。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：187392
    • 提供者：weixin_38504687

  1. 模拟技术中的一种运算放大器组成加法器的设计

  2. 运算放大器（常简称为"运放"）是具有很高放大倍数的电路单元。在实际电路中，通常结合反馈网络共同组成某种功能模块。由于早期应用于模拟计算机中，用以实现数学运算，故得名"运算放大器",此名称一直延续至今。运放是一个从功能的角度命名的电路单元，可以由分立的器件实现，也可以实现在半导体芯片当中。随着半导体技术的发展，如今绝大部分的运放是以单片的形式存在。运放的种类繁多，广泛应用于几乎所有的行业当中。     运算放大器的电路结构有三种主要形式。一是单端输入、单端输出，斩波稳定式直流放大器等采取这种形式

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：107520
    • 提供者：weixin_38728555

  1. EDA/PLD中的高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中最重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：203776
    • 提供者：weixin_38749863

  1. 单片机与DSP中的高速数字串行加法器及其应用

  2. 摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。     关键词：加法器 位并行 数字串行 FPGA 匹配滤波器 与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。 在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：221184
    • 提供者：weixin_38732454

  1. 大二数电实验仿真加fpga实现abs.zip

  2. 大二数电实验abs加法器等fpga实现

  3. 所属分类：其它

    • 发布日期：2021-03-14
    • 文件大小：445440
    • 提供者：weixin_43722842

  1. 三值光学计算机一种限制输入一步式MSD加法器

  2. 在已有三值光学MSD加法器研究工作的基础上,对限制输入符号的一步式MSD加法器进行了进一步研究.本文简要介绍了一般一步式MSD加法器的原理,其核心是"中位变换"、中位变换表和对应的中位变换器等概念.通过限制输入符号,得到了简化的2位中位变换表.通过分析这个2位中位变换表,获得了2位中位变换V子变换、U子变换和中位变换器主变换,设计了相应的变换器光路图.在此基础上,根据限制输入一步式MSD加法器原理设计了它的结构.通过对中位变换器和一步式MSD加法器的软件模拟以及实物实验,证明所设计的一步式MSD

  3. 所属分类：其它

    • 发布日期：2021-02-23
    • 文件大小：2097152
    • 提供者：weixin_38664469

  1. React加法器-源码

  2. 该项目是通过。 可用脚本 在项目目录中，可以运行： yarn start 在开发模式下运行应用程序。 打开在浏览器中查看。 如果进行编辑，页面将重新加载。 您还将在控制台中看到任何棉绒错误。 yarn test 在交互式监视模式下启动测试运行程序。 有关更多信息，请参见关于的部分。 yarn build 构建生产到应用程序build文件夹。 它在生产模式下正确捆绑了React，并优化了构建以获得最佳性能。 最小化构建，文件名包含哈希。 您的应用已准备好进行部署！ 有关更多信息，请参见

  3. 所属分类：其它

    • 发布日期：2021-02-12
    • 文件大小：123904
    • 提供者：weixin_42134038

  1. 高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：195584
    • 提供者：weixin_38710557
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