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搜索资源列表

  1. 基于fpga的数字滤波器的研究

  2. 介绍了基于fpga的数字滤波器设计方法，并对乘法器进行了优化，利用加法树，减少了硬件开销。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-15
    • 文件大小：2097152
    • 提供者：juanmuhua

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. 稀疏矩阵和二叉树遍历数据结构算法

  2. 两个实验分别为三元组表示的稀疏矩阵的转置、加法和乘法的实现和二叉树非递归遍历

  3. 所属分类：其它

    • 发布日期：2010-01-11
    • 文件大小：18432
    • 提供者：hzh416

  1. verilog编写的加法树乘法器（流水线）

  2. 程序用verilog语言编写了一个具有流水线结构的加法树乘法器。

  3. 所属分类：其它

    • 发布日期：2010-03-09
    • 文件大小：3072
    • 提供者：fengyingjia

  1. 二叉树的遍历 多项式的加法等等

  2. 数据结构的所有课程设计题，很经典的几个例子，值得一看。

  3. 所属分类：其它

    • 发布日期：2010-06-30
    • 文件大小：72704
    • 提供者：tutengabcd

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 数据结构课件，课后答案，单链表，多项式加法，二叉树，湖大小判断等代码

  2. 数据结构课件，课后答案，单链表，多项式加法，二叉树，湖大小判断等代码

  3. 所属分类：其它

    • 发布日期：2010-10-19
    • 文件大小：2097152
    • 提供者：ijustj

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. 陈树学LabVIEW宝典源代码

  2. ...........\Private Node\私有节点.vi ...........\Thumbs.db ...........\第10章\Counter.vi ...........\......\demo.vi ...........\......\earth.jpg ...........\......\Firevi.vi ...........\......\PushPop.ctl ...........\......\QueueMessage.llb ...........\..

  3. 所属分类：专业指导

    • 发布日期：2012-05-02
    • 文件大小：17825792
    • 提供者：wybnhw

  1. 算法大全-面试题-链表-栈-二叉树-数据结构.docx

  2. 算法大全-面试题-链表-栈-二叉树-数据结构.docx 一、单链表 目录 1.单链表反转 2.找出单链表的倒数第4个元素 3.找出单链表的中间元素 4.删除无头单链表的一个节点 5.两个不交叉的有序链表的合并 6.有个二级单链表，其中每个元素都含有一个指向一个单链表的指针。写程序把这个二级链表称一级单链表。 7.单链表交换任意两个元素（不包括表头） 8.判断单链表是否有环？如何找到环的“起始”点？如何知道环的长度？ 9.判断两个单链表是否相交 10.两个单链表相交，计算相交点 11.用链表模拟

  3. 所属分类：C/C++

    • 发布日期：2012-08-17
    • 文件大小：48128
    • 提供者：tianyasishui

  1. 数据结构课程设计

  2. 第一章 JOSEPHU 问题 2 1.1存储结构设置 2 1.2算法核心 2 1.3核心代码 3 1.4测试结果及分析 4 第二章 哈希表的设计与实现 5 2.1存储结构设置 5 2.2算法核心 5 2.3核心代码 6 2.4测试结果及分析 8 第三章 文本编辑器 9 3.1存储结构设置 9 3.2算法核心 9 3.3核心代码 10 3.4测试结果及分析 11 第四章 背包问题 12 4.1存储结构设置 12 4.2算法核心 12 4.3核心代码 14 4.4测试结果及分析 15 第五章 任意

  3. 所属分类：C/C++

    • 发布日期：2013-01-17
    • 文件大小：588800
    • 提供者：wudi8765

  1. 数据结构线性表矩阵二叉树课程设计

  2. 线性表及其应用 HANOI问题的求解演示 三元组表示的稀疏矩阵的转置、加法和乘法的实现 二叉树的遍历

  3. 所属分类：C/C++

    • 发布日期：2013-04-07
    • 文件大小：214016
    • 提供者：me0213me

  1. 8 位加法树乘法器

  2. 8 位加法树乘法器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：1020
    • 提供者：gt86095296

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. 乘法器设计

  2. 乘法算是基本运算之一，广泛应用在数字信号处理中，滤波器中乘法运算必不可少，实现乘法器的方法很多，各有各的优缺点，常见的有移位相加法，加法树法，查表法，混合法…… 在我们用语言设计电路时，初学时在实现乘法运算时通常很简单的用*号操作，但是这种方法谈不上设计乘法器，其最终的硬件实现要根据综合器综合的结果，好的综合器可以综合出想要的结果，但是实际上这种粗放的设计通常得到的都是劣等的乘法运算，无法满足对乘法速率的要求，在滤波电路中要求数据串行进入接着进行大量的乘法运算，当所设计的乘法器其的速度小于数据

  3. 所属分类：硬件开发

    • 发布日期：2015-08-20
    • 文件大小：462848
    • 提供者：u010705648

  1. 基于StratixⅡ的加法树设计及其应用

  2. 数字信号处理(DSP)技术在许多领域内具有广泛的用途，如雷达、图像处理、数据压缩、数字电视和数据通信等。加法器和乘法器是构成所有DSP系统的基本结构，而加法运算是最基本的算术运算，无论是减法、乘法、除法或FFT运算，最终都要分解为加法运算。随着在FPGA设计中加法功能需求的日益增长，加法树规模的日益增大，人们提出了很多实现加法功能的设计方法，以期在高的运算速度与低的逻辑占用之间求得最佳的实现效果。StratixⅡ是Altera公司推出的新一代高端FPGA，他采用了不同于以往系列FPGA的逻辑结构

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：125952
    • 提供者：weixin_38674415
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