摘要：在软件无线电技术中，经常采用DSP芯片实现信道解码，但维特比译码算法在DSP上的运行速度限制了DSP译码在高速实时系统中的应用。针对TMS320C6000系列DSP的特点，提出了一种优化的译码程序设计方案。利用DSP的并行运算能力，极大地缩短了译码器中“加比选”单元的运算时间。优化后的程序比优化前的译码速度上提高约4倍。当在167MHz的TMS320C6701上运行的时候，对（2，1，7）卷积码的译码速度可以达到870kbps。     关键词：数字信号处理器 维特比译码器 软件无线电

卷积码因为其编码器简单、编码增益高以及具有很强的纠正随机错误的能力，在通信系统中得到了广泛的应用。基于最大似然准则的维特比算法(VA)是在加性高斯白噪声(AWGN)信道下性能最佳的卷积码译码算法，也是常用的一种算法。 一般来说，实现软判决维特比译码可以有三种方案供选择：专用集成电路(ASIC)芯片、可编程逻辑阵列(FPGA)芯片以及数字信号处理器(DSP)芯片。参考文献[3]对这三种方案的优劣做了详细的比较。使用DSP芯片实现译码是最为灵活的一种方案，但速度也是最慢的，因为整个译码过程都是由软