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搜索资源列表

  1. fpga的奇数分频器

  2. 使用fpga制作的奇数的占空比为50%的分频器

  3. 所属分类：硬件开发

    • 发布日期：2010-01-20
    • 文件大小：2048
    • 提供者：renxiaoyaohao

  1. 分频器的设计及其vhdl程序

  2. 分频器 普通分频 占空比为50%的奇数分频 以及VHDL程序

  3. 所属分类：专业指导

    • 发布日期：2010-06-05
    • 文件大小：56320
    • 提供者：yongyeyejing

  1. 奇数分频器的VerilogHDL实现

  2. 本程序采用双计数器实现奇数分频器的设计，通过对源代码里的相关变量进行赋值，可以实现任意占空比为50%的奇数分频器。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-29
    • 文件大小：864
    • 提供者：wangtikui215

  1. 51单片机C语言编程基础及实例

  2. 文库帮手网 www.365xueyuan.com 免费帮下载 百度文库积分 资料 本文由pengliuhua2005贡献 doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。 51 单片机设计跑马灯的程序用（c 语言）编写 P1 口接 8 个发光二极管共阳,烧入下面程序 #include unsigned char i; unsigned char temp; unsigned char a,b; void delay(void) { unsigned char

  3. 所属分类：嵌入式

    • 发布日期：2011-04-19
    • 文件大小：34816
    • 提供者：hongsekexuejia

  1. fpga奇偶分频源代码实现

  2. fpga奇偶分频源代码实现 偶数倍分频：如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的

  3. 所属分类：硬件开发

    • 发布日期：2011-06-13
    • 文件大小：2048
    • 提供者：zhaoojingg

  1. 任意的奇数分频FPGA verilog

  2. 只用改一个参数，即可实现任意占空比为50%的奇数分频。很方便的

  3. 所属分类：硬件开发

    • 发布日期：2013-05-16
    • 文件大小：433152
    • 提供者：trageday

  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序，绝对实用 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数，则输出时钟占空比为50%； 若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：硬件开发

    • 发布日期：2013-08-14
    • 文件大小：2048
    • 提供者：sysk_msk_by

  1. verilog HDL奇数分频器

  2. 用FPGA实现占空比为50%的方波的奇数分频，语言为verlog HDL，已仿真验证OK

  3. 所属分类：其它

    • 发布日期：2013-10-23
    • 文件大小：330752
    • 提供者：wskwang

  1. Verilog奇数偶数分频详细讲解

  2. Verilog奇数偶数分频讲解 以及占空比为50%的奇数分频办法

  3. 所属分类：讲义

    • 发布日期：2017-05-10
    • 文件大小：16384
    • 提供者：weixin_37702624

  1. 奇数分频-占空比非50%.txt

  2. 对于非50%占空比的分频，与偶数倍分频类似，只需要一个计数器就能实现特定占空比的时钟分频。如需要1/11占空比的十一分频时钟，可以在计数值为9和10时均进行时钟翻转，该方法也是产生抽样脉冲的有效方法

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：559
    • 提供者：qq_42719310

  1. verlog HDL语言奇数分频器

  2. 用FPGA实现占空比为50%的方波的奇数分频，语言为verlog HDL，已仿真验证OK

  3. 所属分类：其它

    • 发布日期：2013-10-23
    • 文件大小：330752
    • 提供者：wskwang

  1. FPGA 工程师的要求

  2. 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。

  3. 所属分类：其它

    • 发布日期：2020-08-30
    • 文件大小：36864
    • 提供者：weixin_38735804

  1. CoolRunner-II器件的时钟分频器模块

  2. 在CoolRunner-Ⅱ器件中，嵌入了时钟分频器(Clock Dividr)模块(XC2C128以⊥的器件)，如图1所示．该佼块为独立的硬核，不占用器件中的宏单元，分频系数为2、4、6、8 lO 12、占空比为50％且延迟非常小(典型值为50 ps)。 　　图１　时钟分频器模块 　　需要分频的时钟信号由全局时钟输入脚(GCK2)输入，尽管分频系数为鸭数倍，但是可利用CootRunne-Ⅱ器件巾双沿触发器功能．也可实砚奇数的时钟分频，如实现时钟的3分频，如图2所示。 　　图２　３分

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：113664
    • 提供者：weixin_38736562

  1. 74LS90实现信号的三分频.ms14

  2. 用74LS90实现信号的三分频，由555产生3kHz信号，在一般的利用常规 计数器 对数字脉冲进 行奇数分频时．即使输入是对称信号，输出也得不到占空比为 50％的分频输出， 其原因是内部触发器采用的是统一的上升沿 (或下降沿 )进行触发。

  3. 所属分类：电信

    • 发布日期：2020-12-11
    • 文件大小：130048
    • 提供者：weixin_46048507