赛灵思公司（Xilinx, Inc.）近日宣布推出其第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，最新推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出：“由于系统日趋复杂
全球可编程平台领导厂商赛灵思公司宣布推出第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex:trade_mark::registered:-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，最新推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件高级市场营销总监 Tom
摘要：通常32位ARM嵌入式系统的中断向量表是在程序编译前设置好的，每次编写中断程序都要改C程序的汇编启动代码，相当繁琐。本文给出一种配置ARM中断向量表新方法。该方法比通常方法仅增加一条指令执行时间，简便高效，功能完备，向量表在运行时动态生成，C程序可以使用固定向量表的启动代码，并可隐藏起来。 关键词：动态配置 嵌入式系统 ARM 中断向量表一般32位ARM嵌入式系统的中断向量表是程序编译前设置好的。在编写32位ARM嵌入式系统的中断服务程序、设置和修改ARM体系结构的中断向量表时，常
